Motorola MC68030 User Manual page 6

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Number
4.3.1 Exception Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2 Exception Stack Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
5.1 Signal Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.2 Function Code Signals (FC0-FC2) . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.3 Address Bus (A0-A31). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.4 Data Bus (D0-D31) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.5 Transfer Size Signals (SIZ0, SIZ1). . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.6 Bus Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.1 Operand Cycle Start (OCS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.2 External Cycle Start (ECS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.3 Read/Write (R/W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.4 Read-Modify-Write Cycle (RMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.5 Address Strobe (AS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.6.6 Data Strobe (DS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.6.7 Data Buffer Enable (DBEN). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.6.8 Data Transfer and Size Acknowledge (DSACK0, DSACK1) . . . . . . 5-6
5.6.9 Synchronous Termination (STERM) . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.7 Cache Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.7.1 Cache Inhibit Input (CIIN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.7.2 Cache Inhibit Output (CIOUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.7.3 Cache Burst Request (CBREQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.7.4 Cache Burst Acknowledge (CBACK). . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.8 Interrupt Control Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.1 Interrupt Priority Level Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.2 Interrupt Pending (IPEND). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.3 Autovector (AVEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.9 Bus Arbitration Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.9.1 Bus Request (BR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.9.2 Bus Grant (BG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.9.3 Bus Grant Acknowledge (BGACK) . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.10 Bus Exception Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.10.1 Reset (RESET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.10.2 Halt (HALT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.10.3 Bus Error (BERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.11 Emulator Support Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.11.1 Cache Disable (CDIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.11.2 MMU Disable (MMUDIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.11.3 Pipeline Refill (REFILL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.11.4 Internal Microsequencer Status (STATUS) . . . . . . . . . . . . . . . . . . . 5-10
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Section 5
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xxvii