ST STM32F101xx Reference Manual page 5

RM0034
7.3.4
7.3.5
7.3.6
7.3.7
7.3.8
7.3.9
7.3.10
7.3.11
7.3.12
7.3.13
8 General-purpose and alternate-function I/Os (GPIOs and AFIOs) . . 137
8.1 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
8.1.1
8.1.2
8.1.3
8.1.4
8.1.5
8.1.6
8.1.7
8.1.8
8.1.9
8.1.10
8.2 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
8.2.1
8.2.2
8.2.3
8.2.4
8.2.5
8.2.6
8.2.7
8.3 Alternate function I/O and debug configuration (AFIO) . . . . . . . . . . . . . 148
8.3.1
8.3.2
8.3.3
8.3.4
8.3.5
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 119
APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 120
AHB Peripheral Clock enable register (RCC_AHBENR) . . . . . . . . . . . 123
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 124
APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 126
Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 129
Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
AHB Peripheral Clock reset register (RCC_AHBRSTR) . . . . . . . . . . . 132
Clock configuration register2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 133
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Atomic bit set or reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Alternate functions (AF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Software remapping of I/O alternate functions . . . . . . . . . . . . . . . . . . 140
GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Analog input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Port configuration register low (GPIOx_CRL) (x=A..G) . . . . . . . . . . . . 144
Port configuration register high (GPIOx_CRH) (x=A..G) . . . . . . . . . . . 145
Port input data register (GPIOx_IDR) (x=A..G) . . . . . . . . . . . . . . . . . . 145
Port output data register (GPIOx_ODR) (x=A..G) . . . . . . . . . . . . . . . . 146
Port bit set/reset register (GPIOx_BSRR) (x=A..G) . . . . . . . . . . . . . . . 146
Port bit reset register (GPIOx_BRR) (x=A..G) . . . . . . . . . . . . . . . . . . . 147
Port configuration lock register (GPIOx_LCKR) (x=A..G) . . . . . . . . . . 147
Using OSC32_IN/OSC32_OUT pins as GPIO ports PC14/PC15 . . . . 148
Using OSC_IN/OSC_OUT pins as GPIO ports PD0/PD1 . . . . . . . . . . 148
CAN1 alternate function remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
CAN2 alternate function remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
JTAG/SWD alternate function remapping . . . . . . . . . . . . . . . . . . . . . . 149
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