Xilinx VIODC User Manual page 60

Appendix A: Reference Information
Table A-3: VIOBUS ML402 FPGA Connections (Continued)
VIOBUS Single-
Ended Mode Differential Mode
Signal Name Signal Name
vio_sport_clk vio_sport_clk
vio_sport_sync vio_sport_sync
vio_sport_dn vio_sport_dn
vio_sport_up vio_sport_up
vio_i2c_scl_up vio_i2c_scl_up
vio_i2c_sda_dn vio_i2c_sda_dn
vio_i2c_sda_up vio_i2c_sda_up
vio_up_clk_lvds_N vio_up_clk_lvds_N
vio_up_clk_lvds_P vio_up_clk_lvds_P
Table A-4: VIOBUS VIODC FPGA Connections
VIOBUS Single-
Ended Mode
Signal Name
vio_up0 vio_up_lvds0_N
vio_up1 vio_up_lvds0_P
vio_up2 vio_up_lvds1_N
vio_up3 vio_up_lvds1_P
vio_up4 vio_up_lvds2_N
vio_up5 vio_up_lvds2_P
vio_up6 vio_up_lvds3_N
vio_up7 vio_up_lvds3_P
vio_up8 vio_up_lvds4_N
vio_up9 vio_up_lvds4_P
vio_up10 vio_up_lvds5_N
vio_up11 vio_up_lvds5_P
vio_up12 vio_up_lvds6_N
vio_up13 vio_up_lvds6_P
vio_up14 vio_up_lvds7_N
vio_up15 vio_up_lvds7_P
vio_dn0 vio_dn_lvds0_N
www.BDTIC.com/XILINX
60
VIOBUS
XC4VSX35 FPGA
IO_L3N_7_W22
IO_L11P_7_AD25
IO_L13N_7_AB22
IO_L3P_7_W21
IO_L5P_7_W20
IO_L24N_CC_LC_7_AB21
IO_L15P_7_AD22
IO_L22N_7_AE24
IO_L22P_7_AF24
VIOBUS
Differential Mode
Signal Name
IO_L01N_1/VRP_1_A3
IO_L01P_1/VRN_1_B3
IO_L06N_1_E9
IO_L06P_1_E8
IO_L09N_1/VREF_1_F9
IO_L09P_1_G9
IO_L07N_1_C8
IO_L07P_1_D8
IO_L08N_1_A8
IO_L08P_1_B8
IO_L73N_0_G14
IO_L73P_0_F14
IO_L69N_0_H15
IO_L69P_0/VREF_0_H14
IO_L67N_0_F15
IO_L67P_0_E15
IO_L68N_0_D15
www.xilinx.com
ML402
Pin
Pin Name
W22
AD25
AB22
W21
W20
AB21
AD22
AE24
AF24
VIODC
XCV2P4 FPGA
Pin Name
ML402
Schematic
Signal Name
HDR1_46
HDR1_20
HDR1_14
HDR1_48
HDR1_44
HDR1_58
HDR1_8
HDR1_62
HDR1_64
VIODC Schematic
Pin
Signal Name
A3 V4_IOB_L21_N
B3 V4_IOB_L21_P
E9 V4_IOB_L18_N
E8 V4_IOB_L18_P
F9 V4_IOB_L20_N
G9 V4_IOB_L20_P
C8 V4_IOB_L4_N
D8 V4_IOB_L4_P
A8 V4_IOB_L12_N
B8 V4_IOB_L12_P
G14 V4_IOB_L26_N
F14 V4_IOB_L26_P
H15 V4_IOB_L27_N
H14 V4_IOB_L27_P
F15 V4_IOB_L28_N
E15 V4_IOB_L28_P
D15 V4_IOB_L32_N
Video Input/Output Daughter Card
UG235 (v1.2.1) October 31, 2007
R