Xilinx KCU116 User Manual page 73

Table 3‐26: J5 HPC FMC Section J/K Connections to FPGA U1
J5 Schematic Net
Pin Name
J2 NC
J3 NC
J6 NC
J7 NC
J9 NC
J10 NC
J12 NC
J13 NC
J15 NC
J16 NC
J18 NC
J19 NC
J21 NC
J22 NC
J24 NC
J25 NC
J27 NC
J28 NC
J30 NC
J31 NC
J33 NC
J34 NC
J36 NC
J37 NC
J39 NC
J39 NC
KCU116 Board User Guide
UG1239 (v1.2) September 28, 2018
U1 FPGA
I/O Standard
Pin
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
www.xilinx.com
Chapter 3: Board Component Descriptions
Schematic Net
J5 Pin
Name
K1 NC
K4 NC
K5 NC
K7 NC
K8 NC
K10 NC
K11 NC
K13 NC
K14 NC
K16 NC
K17 NC
K19 NC
K20 NC
K22 NC
K23 NC
K25 NC
K26 NC
K28 NC
K29 NC
K31 NC
K32 NC
K34 NC
K35 NC
K37 NC
K38 NC
K40 NC
U1 FPGA
I/O Standard
Pin
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
73
Send Feedback