Xilinx KCU116 User Manual page 38

Table 3‐7: KCU116 FPGA U1 GTY Banks 224 and 225 Connections to PCIe Connector P1 (Cont'd)
Transceiver FPGA
FPGA (U1) Pin Name
Bank (U1) Pin
AA5
AA4
Y2
Y1
W5
W4
V2
V1
U5
U4
GTY Bank
225
T2
T1
R5
R4
P2
P1
V7
V6
T7
T6
Notes:
1. Series capacitor AC coupled.
2. MGT connections I/O standard not applicable.
KCU116 Board User Guide
UG1239 (v1.2) September 28, 2018
Schematic Net
MGTYTXP0_225
MGTYTXN0_225 PCIE_TX3_N
MGTYRXP0_225
MGTYRXN0_225
MGTYTXP1_225
MGTYTXN1_225 PCIE_TX2_N
MGTYRXP1_225
MGTYRXN1_225
MGTYTXP2_225
MGTYTXN2_225 PCIE_TX1_N
MGTYRXP2_225
MGTYRXN2_225
MGTYTXP3_225
MGTYTXN3_225 PCIE_TX0_N
MGTYRXP3_225
MGTYRXN3_225
MGTREFCLK0P_225 PCIE_CLK_QO_P
MGTREFCLK0N_225 PCIE_CLK_QO_N
MGTREFCLK1P_225
MGTREFCLK1N_225
www.xilinx.com
Chapter 3: Board Component Descriptions
Connected
Name Pin
(1)
PCIE_TX3_P A29
(1)
A30
PCIE_RX3_P B27
PCIE_RX3_N B28
(1)
PCIE_TX2_P A25
(1)
A26
PCIE_RX2_P B23
PCIE_RX2_N B24
(1)
PCIE_TX1_P A21
(1)
A22
PCIE_RX1_P B19
PCIE_RX1_N B20
(1)
PCIE_TX0_P A16
(1)
A17
PCIE_RX0_P B14
PCIE_RX0_N B15
(1)
A13
(1)
A14
NC NA
NC NA
Connected Connected
Pin Name Device
PERp3
PERn3
PETp3
PETn3
PERp2
PERn2
PETp2
PETn2
PERp1
PERn1
PCIe Edge
Connector P1
PETp1
PETn1
PERp0
PERn0
PETp0
PETn0
REFCLK+
REFCLK-
NA
NA
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