Xilinx KCU116 User Manual page 71

Table 3‐24: J5 HPC FMC Section E/F Connections to FPGA U1
J5
Schematic Net Name
Pin
E2 NC
E3 NC
E6 NC
E7 NC
E9 NC
E10 NC
E12 NC
E13 NC
E15 NC
E16 NC
E18 NC
E19 NC
E21 NC
E22 NC
E24 NC
E25 NC
E27 NC
E28 NC
E30 NC
E31 NC
E33 NC
E34 NC
E36 NC
E37 NC
E39 VADJ _FMC_BUS
KCU116 Board User Guide
UG1239 (v1.2) September 28, 2018
I/O U1 FPGA
J5 Pin Schematic Net Name
Standard Pin
NA NA F1
NA NA F4
NA NA F5
NA NA F7
NA NA F8
NA NA F10
NA NA F11
NA NA F13
NA NA F14
NA NA F16
NA NA F17
NA NA F19
NA NA F20
NA NA F22
NA NA F23
NA NA F25
NA NA F26
NA NA F28
NA NA F29
NA NA F31
NA NA F32
NA NA F34
NA NA F35
NA NA F37
F38
F40
www.xilinx.com
Chapter 3: Board Component Descriptions
Standard
FMC_HPC0_PG_M2C LVCMOS33
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
VADJ _FMC_BUS
Send Feedback
I/O U1 FPGA
Pin
H13
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
NA NA
71