Advertisement
changes the bus connection to the CPU by sending a signal to the
RQ/GT gate of the CPU.
A.4.7 DMA Page register
This register is to save the upper 4 bits of the address lines
(A19-A16) during the DMA cycle.
This is composed of 3 sets of 4-bit registers and they are assigned
to the following I/O addresses.
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ¿
³ I/O Address ³ Command ³
ÃÄÄÄÄÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
081
³
³
³
³
³
ÃÄÄÄÄÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
082
ÃÄÄÄÄÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
083
ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ
Page A-12
A.4.8 RAM/ROM select controller
This circuitry is for RAM/ROM select control on the system board
and issues RAS/CAS signals to the RAM and ROM for the control.
RAM and ROM selection is performed by decoding the address line
data.
A.4.9 Keyboard data controller
This circuitry is to receive bit-serial data from the keyboard
controller (80C49), then the data is converted to parallel data. If
the PB7 is "0", the converted parallel data is output to the PA,
but if the PB7 is "1", the output is disabled and the keyboard data
is cleared. When the PB6 is "0", the keyboard data is inhibited but
if it is "1", it gets enabled. The keyboard data is composed of 8
bit-data with a leading start bit total of 9 bits. When the
circuitry receives one-byte data from keyboard controller, it
inhibits from receiving more data and issues interrupt signal
(IRQI).
A.4.10 Circuitry compatible with 8255
This circuitry is compatible with the
contains Port-A, B, A and some control registers.
a) Port A (I/O address = 060H)
Data setting to the register is performed by writing to the I/O
address 060H.
Getting the data from the register is performed by reading the
same address after setting 0 to bit 4 of the mode register. Bit 4
TABLE A-3 DMA Page Register
³
IOWR
³ DMA channel 2 page register
³
³
³
³
7 ÄÄ ÄÄ
³
³ ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄ¿
³
³ ³
³
³ ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄÙ
³
IOWR
³ DMA channel 3 page register
³
IOWR
³ DMA channel 1 page register
Description
ÄÄ ÄÄ 4
3
³A19 ³A18 ³A17 ³A16 ³
intel 8255 (PPI) chip. It
³
³
2
1
0
³
³
³
³
³
³
³
Advertisement
