Advertisement
Timer clock : 1.18MHz (Duty 50%)
*
CPU clock rate is changed by selecting one of the two modes
(Fast/Low).
A.4.2 Command decoder
Commands to the I/O controller or memory are generated by
decoding the CPU status.
TABLE A-2 Command Decoder
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ¿
³
ÃÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄ´
³
S2
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
0
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
0
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
0
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
0
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
1
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
1
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
1
ÃÄÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÅÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ´
³
1
ÀÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ
A.4.3 Bus controller
The bus controller controls the data bus by decoding commands
mentioned above.
Page A-11
A.4.4 8-16 bit conversion controller
8 bit-16 bit conversion is performed by this circuitry when an
8-bit bus is accessed. The bus wait timing is controlled by this
circuitry.
A.4.5 Wait controller
The wait controller decodes the CPU wait cycle according to each
command described on the previous page by the Bus Ready signal.
A.4.6 DMA bus controller
The DMA bus controller issues the DMA request signal and controls
the bus. It issues a bus disconnection request signal (RQ/GT) to
the CPU as a response to the DMAS request from the DMAC.
It issues HOLDA1 signal to the DMAC when the bus is disconnected,
then the DMA cycle starts. After the DMA cycle is completed, it
³
S1
³
S0
³
0
³
0
³
0
³
1
³
1
³
0
³
1
³
1
³
0
³
0
³
0
³
1
³
1
³
0
³
1
³
1
³
Command
³
³
INTA0
³
IORD0
³
IOWR0
³
(None)
³
MERD0
³
MERD0
³
MEWR0
³
(None)
³
³
³
³
³
³
³
³
³
³
³
Advertisement
