Intel iAPX 86/88 User Manual page 8

TABLE OF CONTENTS
1·20 Register/Memory Field Encoding ................................................... 1·43
1·21 Key to Machine Instruction Encoding and Decoding ..................................... 1-45
1·22 8086/88 Instruction Encoding ................................. : .................... 1·46
1·23 Machine Instruction Decoding Guide ................................................ 1·52
1·24 8086/8088 Device Pin Descriptions .................................................. 1·61
1·25 D.C. Characteristics ............................................................. , 1·66
1·26 A.C. Timing Requirements for Minimum .............................................. 1·67
1·27 A.C. Timing Requirements for Maximum Complexity System .............................. 1·69
1·28 Minimum/Maximum Mode Pin Assignments ........................................... 1·71
1·29 Status Bit Decoding .............................................................. 1·71
1·30 Status Line Decoders ............................................................ 1·71
1·31 Status Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 1·82
1·32 EPROM/ROM Parameters ......................................................... 1·82
1·33 Typical Static RAM Write Timing Parameters .......................................... 1·84
1·34 Cycle Dependent Write Parameters for RAM Memories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 1·84
1·35 Peripheral Compatibility Parameters ................................................. 1·89
1·36 Peripherals Cycle Dependent Parameter Requirements .................................. 1·89
1·37 Compatible Peripherals for a 5 MHz 8086/88 .......................................... 1·90
1·38 Peripheral Requirements for Full Speed Operation with a 5MHz 8086/88 .................... 1·91
1·39 Queue Status Bit Decoding ........................................................ 1·99
1·40 Condition of 8086/88 Bus and Output Signal Pins During Reset ........................... 1·119
1-41 8288 Outputs During Passive Modes ...................... , ......................... 1·119
1·42 Interrupt Processing Timing ....................................................... 1·121
1·43 Status Line Decode Chart .......... , .............................................. 1·131
1-44 8237 A Internal Registers .......................................................... 1·146
1·45 Definition of Register Codes ....................................................... 1·147
2·1 Data Transfer Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 2·8
2·2 Arithmetic Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 2·8
2·3 Arithmetic Interpretation of 8·Bit Numbers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 2·9
2·4 Bit Manipulation Instructions ................................ , ........... , . . . . . . . . .. 2·9
2·5 String Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . .. 2·10
2.6 Program Transfer Instructions ............................................ , ......... 2·10
2·7 I nterpretation of Conditional Transfers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 2·11
2·8 Processor Control Instructions .................................................... , 2·11
2·9 Instruction Set Summary .......................................................... 2·13
2·10 80186/80188 Device Pin Descriptions ................................................ 2·20
2·11 D.C. Characteristics ............................................................. , 2·23
2·12 A.C. Characteristics Timing Requirements ........................................
0 • • •
2·24
2·13 A.C. Characteristics Master Interface Timing Responses.
0 • • • • • • • • • 0 • • • 0 • • • • • • 0 • • • • • 0 • • 0 0
2·25
2·14 A.C. Characteristics Chip·Select Timing Requirements.
0 0 0 • 0 0 0 0 0 0 0 0 0 0 0 0 0 . 0 0 0 0 0 0 0 0 0 0 . 0 0 0 '
2·25
2·15 A.Co Characteristics CLKIN Requirements
0 0 • • • • 0 0 • • • 0 0 • • 0 • 0 • 0 0 0 0 • • • • • • 0 • • • • 0 • 0 • • • 0 • • •
2·26
2·16 A.C. Characteristics CLKOUT Requirements ...........
0 0 0 • • • • • • • • 0 • • • • • • • • • • • • • • 0 • • • •
2·26
2·17 80186 Queue Status.
0 • • • • • 0 • • 0 • • • • 0 • • 0 0 • • • • • 0 • • • • • 0 • 0 • • 0 • • • • 0 • • • • • • 0 • • • • • • • • • • • •
2·28
2·18 80186 Status Line Interpretation
0 • • • • • • • • • • • • • 0 • • • • • • 0 • 0 • • • • 0 • 0 • • • 0 • • • 0 ; • • • • • 0 • • • • • •
2·32
2·19 Bank Selection Decoding and Word Expansion ....................
0 • • • • • • • • • • • • • • 0 • • • 0
2·41
2·20 80186 Bus Signals .................
0 • • • 0 • • • • 0 • • • • 0 • • 0 • 0 0 • • • 0 • • • 0 • • • 0 • • 0 • 0 • • • • • •
o' 2·42
2·21 80186/188 Interrupt Vectors ............
0 • • • • • • • • • • • • • • 0 • • • • 0 • • • • • • • • • • • • • • 0 • • • 0 • • 0 0
2·50
2·22 DMA Request Inactive Timing.
0 • 0 • • • • 0 0 • • • • • • • 0 0 • 0 • 0 • • • • • • 0 • • 0 • • • • • 0 • • • 0 • • • • • • • • •
o' 2·57
2·23 Timer Control Block Format ....
0 0 0 • • 0 0 • • • • • • • • 0 • • • • • • • • • 0 • 0 • • 0 • • • • • 0 • • • 0 • • • • • • • • • • ,
2·57
2·24 Internal Source Priority Level ...........
0 • • • • • • 0 • • 0 • • • • 0 • 0 • • • • 0 0 • • • • • • 0 • 0 • • • • • • • 0 • •
2·65
2·25 80186 Interrupt Vector Types .........................
0 • • • • • • • • • • 0 • • • 0 • 0 • • • • • • 0 • 0 0 • •
2·73
2·26 UMCS Programming Values ....
0 • • • • • • • • 0 • • • • • 0 • • • 0 • 0 • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • ,
2·76
2·27 LMCS Programming Values .
0 • • • • • • • • • • • • • • • • • • • • • • • • 0 • • • • • 0 • • • • • • • • 0 • • • • 0 0 • • 0 • 0 • 0
2·77
2·28 MPCS Programming Values.
0 0 • 0 • • 0 • • 0 • • • 0 • • • • 0 • 0 • • • 0 • • • • • • • • • • • • • • • • • • 0 • • • • • • • • • •
2·77
2·29 80186WAIT State Programming ..........
0 • • • • • • • • • • • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • • • •
2·78
2·30 80186 Initial Register State After RESET ............................................. 2·81
vi