National Instruments PXIe-6569 Getting Started Manual page 9

Figure 3. PXIe-6569 with 32 LVDS In, 32 LVDS Out, Rows F-E
FPGA Signal
aSeGpio(1)
To clocking
circuitry
aDiffGpio_p(46)
aDiffGpio_n(46)
aDiffGpio_p(48)
aDiffGpio_n(48)
aDiffGpio_p(47)
aDiffGpio_n(47)
aDiffGpio_p(51)
aDiffGpio_n(51)
aDiffGpio_p(69)
aDiffGpio_n(69)
aDiffGpio_p(63)
aDiffGpio_n(63)
aDiffGpio_p(56)
aDiffGpio_n(56)
aDiffGpio_p(61)
aDiffGpio_n(61)
aDiffGpio_p(64)
aDiffGpio_n(64)
aDiffGpio_p(66)
aDiffGpio_n(66)
aDiffGpio_p(55)
aDiffGpio_n(55)
Connector Signal Connector Signal
GND F1 E1 GND
SE 0 F2 E2 SE 1
SE_GND_TERM F3 E3 SE_GND_TERM
GND F4 E4 GND
CLK IN+ F5 E5 DI 10+*
CLK IN-
F6 E6 DI 10-*
GND F7 E7 GND
DI 0+ F8 E8 DI 11+
DI 0- F9 E9 DI 11-
GND F10 E10 GND
DI 1+ F11 E11 DI 12+
DI 1- F12 E12 DI 12-
GND F13 E13 GND
DI 2+ F14 E14 DI 13+*
DI 2-
F15 E15 DI 13-*
GND
F16 E16 GND
DI 3+ F17 E17 DI 14+
DI 3- F18 E18 DI 14-
GND F19 E19 GND
DI 4+ F20 E20 DI 15+
DI 4- F21 E21 DI 15-
GND F22 E22 GND
DI 5+ F23 E23 DI 16+
DI 5- F24 E24 DI 16-
GND
F25 E25 GND
DI 6+
* * F26 E26 DI 17+*
* DI 6- * F27 E27 DI 17-*
GND F28 E28 GND
DI 7+ F29 E29 DI 18+
DI 7- F30 E30 DI 18-
GND F31 E31 GND
DI 8+ F32 E32 DI 19+
DI 8- F33 E33 DI 19-
GND F34 E34 GND
DI 9+
F35 E35 DI 20+
DI 9-
F36 E36 DI 20-
GND
F37 E37 GND
PFI 0+ F38 E38 RSVD
PFI 0- F39 E39 RSVD
GND F40 E40 GND
PXIe-6569 Getting Started Guide
FPGA Signal
aSeGpio(3)
aDiffGpio_p(58)*
aDiffGpio_n(58)*
aDiffGpio_p(50)
aDiffGpio_n(50)
aDiffGpio_p(49)
aDiffGpio_n(49)
aDiffGpio_p(53)*
aDiffGpio_n(53)*
aDiffGpio_p(67)
aDiffGpio_n(67)
aDiffGpio_p(65)
aDiffGpio_n(65)
aDiffGpio_p(59)
aDiffGpio_n(59)
aDiffGpio_p(57)*
aDiffGpio_n(57)*
aDiffGpio_p(60)
aDiffGpio_n(60)
aDiffGpio_p(62)
aDiffGpio_n(62)
aDiffGpio_p(68)
aDiffGpio_n(68)
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