National Instruments PXIe-6569 Getting Started Manual page 15

Figure 9. PXIe-6569 with 64 LVDS Out, Rows F-E
FPGA Signal
aSeGpio(1)
To clocking
circuitry
aDiffGpio_p(46)
aDiffGpio_n(46)
aDiffGpio_p(48)
aDiffGpio_n(48)
aDiffGpio_p(47)
aDiffGpio_n(47)
aDiffGpio_p(51)
aDiffGpio_n(51)
aDiffGpio_p(69)
aDiffGpio_n(69)
aDiffGpio_p(63)
aDiffGpio_n(63)
aDiffGpio_p(56)
aDiffGpio_n(56)
aDiffGpio_p(61)
aDiffGpio_n(61)
aDiffGpio_p(64)
aDiffGpio_n(64)
aDiffGpio_p(66)
aDiffGpio_n(66)
aDiffGpio_p(55)
aDiffGpio_n(55)
Connector Signal Connector Signal
GND F1 E1 GND
SE 0 F2 E2 SE 1
SE_GND_TERM F3 E3 SE_GND_TERM
GND F4 E4 GND
CLK IN+ F5 E5 DO 43+
CLK IN-
F6 E6 DO 43-
GND F7 E7 GND
DO 54+ F8 E8 DO 44+
DO 54- F9 E9 DO 44-
GND F10 E10 GND
DO 55+ F11 E11 DO 45+
DO 55- F12 E12 DO 45-
GND F13 E13 GND
DO 56+ F14 E14 DO 46+
DO 56-
F15 E15 DO 46-
GND
F16 E16 GND
DO 57+ F17 E17 DO 47+
DO 57- F18 E18 DO 47-
GND F19 E19 GND
DO 58+ F20 E20 DO 48+
DO 58- F21 E21 DO 48-
GND F22 E22 GND
DO 59+ F23 E23 DO 49+
DO 59- F24 E24 DO 49-
GND
F25 E25 GND
DO 60+
F26 E26 DO 50+
DO 60- F27 E27 DO 50-
GND F28 E28 GND
DO 61+ F29 E29 DO 51+
DO 61- F30 E30 DO 51-
GND F31 E31 GND
DO 62+ F32 E32 DO 52+
DO 62- F33 E33 DO 52-
GND F34 E34 GND
DO 63+
F35 E35 DO 53+
DO 63-
F36 E36 DO 53-
GND
F37 E37 GND
PFI 0+ F38 E38 RSVD
PFI 0- F39 E39 RSVD
GND F40 E40 GND
PXIe-6569 Getting Started Guide
FPGA Signal
aSeGpio(3)
aDiffGpio_p(58)
aDiffGpio_n(58)
aDiffGpio_p(50)
aDiffGpio_n(50)
aDiffGpio_p(49)
aDiffGpio_n(49)
aDiffGpio_p(53)
aDiffGpio_n(53)
aDiffGpio_p(67)
aDiffGpio_n(67)
aDiffGpio_p(65)
aDiffGpio_n(65)
aDiffGpio_p(59)
aDiffGpio_n(59)
aDiffGpio_p(57)
aDiffGpio_n(57)
aDiffGpio_p(60)
aDiffGpio_n(60)
aDiffGpio_p(62)
aDiffGpio_n(62)
aDiffGpio_p(68)
aDiffGpio_n(68)
© National Instruments
15