Table Of Contents - Xilinx Virtex-4 Configuration User Manual

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Preface: About This Guide
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Typographical Conventions
Online Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Chapter 1: Configuration Overview
Introduction
Setup (Steps 1-3)
Device Power-Up (Step 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Clear Configuration Memory (Step 2, Initialization) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Sample Mode Pins (Step 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Delaying Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Bitstream Loading (Steps 4-7)
Synchronization (Step 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Check Device ID (Step 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Load Configuration Data Frames (Step 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Cyclic Redundancy Check (Step 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Startup (Step 8)
Bitstream Encryption
AES Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Creating an Encrypted Bitstream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Loading the Encryption Key . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Loading Encrypted Bitstreams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Bitstream Encryption and Internal Configuration Access Port (ICAP) . . . . . . . . . . . . 25
V
BATT
Chapter 2: Configuration Interfaces
Serial Configuration Interface
Clocking Serial Configuration Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Master Serial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Slave Serial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Serial Daisy Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Ganged Serial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Virtex-4 FPGA Configuration User Guide
UG071 (v1.12) June 2, 2017
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Configuring a Serial Daisy Chain with a Microprocessor or CPLD
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Mixed Serial Daisy Chains
Guidelines and Design Considerations for Serial Daisy Chains
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Startup Sequencing (GTS)
Disable the Active DONE Driver On for All Devices
Connect All DONE Pins if Using a Master Device
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DONE Pin Rise Time
Configuration Clock (CCLK) as Clock Signal for Board Layout
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Signal Fanout
PROM Files for Ganged Serial Configuration
www.xilinx.com
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