Silicon Laboratories Si5342 Family Reference Manual page 6

Si5345-44-42-D-RM
Figure 42. Crystal Ground Plane (Layer 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 43. Power Plane (Layer 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 44. Layer 5 Power Routing on Power Plane (Layer 5). . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 45. Ground Plane (Layer 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 46. Output Clock Layer (Layer 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 47. Bottom Layer Ground Flooded (Layer 8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 48. Device Layer (Layer 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 49. Crystal Shield Layer 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 50. Ground Plane (Layer 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 51. Power Plane and Clock Output Power Supply Traces (Layer 4) . . . . . . . . . . . . . . 75
Figure 52. Clock Input Traces (Layer 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 53. Low-Speed CMOS Control and Status Signal Layer 6 (Bottom Layer) . . . . . . . . . 76
Figure 54. FINC, FDEC Logic Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figure 55. Logic Diagram of the FINC/FDEC Masks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 56. Logic Diagram of the FINC/FDEC Masks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Figure 57. FINC, FDEC Logic Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
6 Rev. 1.0