ST STM8S Reference Manual page 5

RM0016
9.7 Clock-out capability (CCO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
9.8 CLK interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
9.9 CLK register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
9.9.1
9.9.2
9.9.3
9.9.4
9.9.5
9.9.6
9.9.7
9.9.8
9.9.9
9.9.10
9.9.11
9.9.12
9.10 CLK register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
10 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
10.1 General considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
10.1.1
10.2 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
10.2.1
10.2.2
10.2.3
10.3 Additional analog power controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
10.3.1
10.3.2
11 General purpose I/O ports (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
11.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
11.3 Port configuration and usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
11.3.1
11.3.2
11.4 Reset configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
11.5 Unused I/O pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Internal clock register (CLK_ICKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
External clock register (CLK_ECKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Clock master status register (CLK_CMSR) . . . . . . . . . . . . . . . . . . . . . . 91
Clock master switch register (CLK_SWR) . . . . . . . . . . . . . . . . . . . . . . . 91
Switch control register (CLK_SWCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Clock divider register (CLK_CKDIVR) . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Peripheral clock gating register 1 (CLK_PCKENR1) . . . . . . . . . . . . . . . 94
Peripheral clock gating register 2 (CLK_PCKENR2) . . . . . . . . . . . . . . . 95
Clock security system register (CLK_CSSR) . . . . . . . . . . . . . . . . . . . . . 96
Configurable clock output register (CLK_CCOR) . . . . . . . . . . . . . . . . . 97
HSI clock calibration trimming register (CLK_HSITRIMR) . . . . . . . . . . . 98
SWIM clock control register (CLK_SWIMCCR) . . . . . . . . . . . . . . . . . . . 99
Clock management for low consumption . . . . . . . . . . . . . . . . . . . . . . . 102
Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Halt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Active-halt modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Fast Flash wakeup from Halt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Very low Flash consumption in Active-halt mode . . . . . . . . . . . . . . . . . 104
Input modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Output modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Doc ID 14587 Rev 8
Contents
5/449