Table Of Contents - Texas Instruments TMS320C6000 Reference Manual

1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 McBSP Interface
3 McBSP Overview
3.1 Resetting the Serial Port: RRST, XRST, GRST, and RESET
3.2 Determining Ready Status
3.2.1 Receive Ready Status: REVT, RINT, and RRDY
3.2.2 Transmit Ready Status: XEVT, XINT, and XRDY
3.3 CPU Interrupts: RINT, XINT
3.4 Frame and Clock Configuration
4 Clocks, Frames, and Data
4.1 Frame and Clock Operation
4.2 Sample Rate Generator Clocking and Framing
4.3 Data Clock Generation
4.3.1 Input Clock Source Mode: CLKSM
4.3.2 Sample Rate Generator Data Bit Clock Rate: CLKGDV
4.3.3 Bit Clock Polarity: CLKSP
4.3.4 Bit Clock and Frame Synchronization
4.3.5 Digital Loopback Mode: DLB
4.3.6 Receive Clock Selection: DLB, CLKRM
4.3.7 Transmit Clock Selection: CLKXM
4.3.8 Stopping Clocks
4.4 Frame Sync Generation
4.4.1 Frame Period (FPER) and Frame Width (FWID)
4.4.2 Receive Frame Sync Selection: DLB, FSRM, GSYNC
4.4.3 Transmit Frame Sync Selection: FSXM, FSGM
4.4.4 Frame Detection for Initialization
4.5 Data and Frames
4.5.1 Frame Synchronization Phases
4.5.2 Frame Length: RFRLEN1/2, XFRLEN1/2
4.5.3 Element Length: RWDLEN1/2, XWDLEN1/2
4.5.4 Data Packing using Frame Length and Element Length
4.5.5 Data Delay: RDATDLY, XDATDLY
4.5.6 Receive Data Justification and Sign Extension: RJUST
4.5.7 32-Bit Bit Reversal: RWDREVRS, XWDREVRS
SPRU580C
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Multichannel Buffered Serial Port (McBSP)
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