ZiLOG ZNEO Series Quick Start Manual page 21

5
U6 U6
A1 D0
25 29
A0 D0
A2 D1
24 31
A1 D1
A3 D2
23 33
A2 D2
A4 D3
22 35
A3 D3
A5 D4
21 38
A4 D4
A6 D5
20 40
A5 D5
A7 D6
19 42
A6 D6
A8 D7
18 44
A7 D7
D
A9 D8
8 30
A8 D8
A10 D9
7 32
A9 D9
A11 D10
6 34
A10 D10
A12 D11
5 36
A11 D11
A13 D12
4 39
A12 D12
A14 D13
3 41
A13 D13
A15 D14
2 43
A14 D14
A16 D15
1 45
A15 D15/A-1
A17
48
A16
A18
17 10
A17 NC
A19
16 13
A18 NC
A20
9
A19
-FLASH_EN
26 14
CE VPP
-RD
28
OE
-WR
11 37
WE VCC
-RESET
12 46
RESET GND
15 27
RY_BY GND
47
BYTE
AT49BV162AT AT49BV162AT
R28 10K R28 10K
VCC_33V
C
U10 U10
A1 D0
25 29
A0 I/O0
A2 D1
24 31
A1 I/O1
A3 D2
23 33
A2 I/O2
A4 D3
22 35
A3 I/O3
A5 D4
21 38
A4 I/O4
A6 D5
20 40
A5 I/O5
A7 D6
19 42
A6 I/O6
A8 D7
18 44
A7 I/O7
A9 D8
8 30
A8 I/O8
A10 D9
7 32
A9 I/O9
A11 D10
6 34
A10 I/O10
A12 D11
5 36
A11 I/O11
A13 D12
4 39
A12 I/O12
A14 D13
3 41
A13 I/O13
A15 D14
2 43
A14 I/O14
A16 D15
1 45
A15 I/O15
A17
48
A16
A18
17 47
A17 NC
16
NC
-BHEN
14 10
UBEN NC
-BLEN VCC_33V
15 9
B
LBEN NC
-RD
28 37
OE VCC
-WR
11
WE
C27 C27
-CS1
26 46
CE1 GND
-RESET 0.01uF 0.01uF
12 27
CE2 GND
13
OP
R29 R29 TC55VCM216 TC55VCM216
0 OHm 0 OHm
A
C30 C30 C31 C31 C32 C32 C33 C33 C34 C34
0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF
5
4
VCC_33V
U7B U7B
4 3
-FLASH_EN
6
5
SN74LVC00 SN74LVC00 -DIS_FLASH
VCC_33V
R33 R33
10K 10K
VCC_33V
R30 R30
10K 10K
-FLASH_PR
VCC_33V FLASH_WRITE
1
PROTECT
2
J7 J7
C24 C24 C25 C25 HDR/PIN 1x2 HDR/PIN 1x2
0.01uF 0.01uF 0.01uF 0.01uF
PC[7:0]
PC0
PC1
PC2
PC3
PC4
PC5
PC6 PC6_T2IN_PWMH0
PC7 PC7_T2OUT_PWML0
-XM_EN
C28 C28
0.01uF 0.01uF
-MC_EN
ANA9
ANA8
ANA0
ANA1
ANA4
ANA5
ANA6
ANA7
ANA3
ANA2
ANA10
ANA[11:10]
ANA11
C35 C35 C36 C36 C37 C37 C38 C38 C39 C39 C40 C40 C41 C41
0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF
4
3
D[15:0]
A0 PF0_ADR0
A1 PF1_ADR1
U7A U7A A2 PF2_ADR2
A3 PF3_ADR3
-CS0 A4 PF4_ADR4
1
A5 PF5_ADR5
A6 PF6_ADR6
2
A7 PF7_ADR7
SN74LVC00 SN74LVC00 A8 PG0_ADR8
A9 PG1_ADR9
A10 PG2_ADR10
A11 PG3_ADR11
A12 PG4_ADR12
A13 PG5_ADR13
A14 PG6_ADR14
A15 PG7_ADR15
A20
A21
PK[7:0]
A22
A16
A18
A19
A17
A23 VCC_33V
J6 J6
HDR/PIN 1x2 HDR/PIN 1x2
A[23:0]
8BIT_MDS_ENABLE
-F91_WE
PC0_T1IN
PC1_TOUT U8 U8
3 2
1A1 1B1
4 5
1A2 1B2
7 6
1A3 1B3
8 9
1A4 1B4
GND
11 10
1A5 1B5
14 15
2A1 2B1
17 16
R31 R31 2A2 2B2
0 OHm 0 OHm
18 19
2A3 2B3
21 20
2A4 2B4
22 23
2A5 2B5
1 24
1OE VCC
13 12
2OE GND
SN74CBTLV3384 SN74CBTLV3384
U9 U9
VREF
3 2
1A1 1B1
ANA11
4 5
1A2 1B2
ANA9
7 6
1A3 1B3
ANA8
8 9
1A4 1B4
11 10
1A5 1B5
14 15
2A1 2B1
PJ0_DATA8
17 16
2A2 2B2
PJ1_DATA9
18 19
2A3 2B3
PJ2_DATA10
21 20
2A4 2B4
PJ3_DATA11
22 23
2A5 2B5
VCC_33V
1 24
1OE VCC
-F91_WE
13 12
2OE GND
SN74CBTLV3384 SN74CBTLV3384
FIX for REV C
ANA8
JP4 JP4
ANA9 PH1_ANA9
ANA9 25
ANA8 PH0_ANA8
ANA[7:0]
23
ANA0 PB0_ANA0
21
ANA1 PB1_ANA1
19
ANA4 PB4_ANA4
17
ANA5 PB5_ANA5
15
ANA6 PB6_ANA6
13
ANA7 PB7_ANA7
11
ANA3 PB3_ANA3
9
ANA2 PB2_ANA2
7
ANA10 PH2_ANA10
5
ANA11 PH3_ANA11
3
VREF
VREF 1
HDR/PIN 2x13 HDR/PIN 2x13
3
2
D0 PE0_DATA0
D1 PE1_DATA1 D8
D2 PE2_DATA2 D10
D3 PE3_DATA3 D12 -TRSTN
D4 PE4_DATA4 -F91_WE
D5 PE5_DATA5 GND
D6 PE6_DATA6 A6
D7 PE7_DATA7 A10
GND
D8 PJ0_DATA8 A8
D9 PJ1_DATA9 A13
D10 PJ2_DATA10 A15
D11 PJ3_DATA11 A18
D12 PJ4_DATA12 A19
D13 PJ5_DATA13 A2
D14 PJ6_DATA14 A11
D15 PJ7_DATA15 A4
A5
D15
PK0 -BHEN A21
PK1 -BLEN A22
PK2 -CS0 -CS0
PK3 -CS1 -CS2
PK4 -CS2 D1
PK5 -CS3 D3
PK6 -CS4 D5
PK7 -CS5 D7
R34 R34 -BHEN -MREQ
10K 10K GND
-WR
-WR
-CS4 -BUSACK
PC2_nSS
PC3_SCK
PC4_MOSI
PC5_MISO
GND
R32 R32
0 OHm 0 OHm
ANA_M0
ANA_M2
ANA7
VCC_33V ANA4
VCC_33V
PC4_MOSI
PWMH2
C26 C26 PC3_SCK
PWMH1
0.01uF 0.01uF GND
PWML1
PC1_TOUT
PD3
DE1
PD5_TXD1
TXD1
PC2_nSS PJ0
PC3_SCK PJ1
PC5_MISO PA3_CTS0
PA3
PC4_MOSI PA4_RXD0
PA4
NC
GND
PJ0
NC
PJ1
NC
PJ2 PA6_SCL
PA6
PJ3 PA7_SDA
PA7
-FLASH_PR
-CS3
-RESET
-RESET
C29 C29 VCC_33V
NC
0.01uF 0.01uF VCC_33V
If Module is plugged onto the Dev Platform the local
RS232 interface is disabled by pin 50 of JP2
26
24
22
20
18
16
14
12
10
8
Title Title Title
6
4
2
Size Size Size
Date: Date: Date:
2
1
JP1 JP1
D9
1 2
D11
3 4
D13
5 6
D14
7 8
VCC_33V
9 10
A0
11 12
A3
13 14
VCC_33V
15 16
A7
17 18
A9
19 20
A14
21 22
A16
23 24
GND
25 26
A1
27 28
A12
29 30
A20
31 32
A17
33 34
-DIS_FLASH
35 36
VCC_33V
37 38
A23
39 40
-CS1
41 42
D0
43 44
D2
45 46
D4
47 48
GND
49 50
D6
51 52
-IOREQ -BLEN
53 54
-RD
55 56 -RD
-INSTRD -CS3
57 58
-BUSREQ -CS5
59 60
HDR/PIN 2x30 HDR/PIN 2x30
ANA_M[2:0]
ANA_M2
ANA_M1
ANA_M0
JP2 JP2
ANA_M1
1 2
ANA6
3 4
ANA3
5 6
ANA5
7 8
GND
9 10
PC5_MISO
11 12
PWML2
13 14 PWML2
PC2_nSS
15 16
PC6_T2IN_PWMH0
17 18
PC7_T2OUT_PWML0
19 20
PA2
21 22 PA2
PD6_nCTS1
23 24 nCTS1
PD4_RXD1
RXD1
25 26
PC0_T1IN
27 28
GND
29 30
PJ2
31 32
PJ3
33 34
PA5_TXD0
PA5
35 36
NC
37 38
39 40 NC
NC
41 42
NC
43 44
45 46
GND
47 48
-DIS_232
49 50
-DIS_IrDA
51 52
WAIT PH3_ANA11
53 54
GND
55 56
57 58 NC
NC
59 60
HDR/PIN 2x30 HDR/PIN 2x30
MEMORY AND MDS INTERFACE
Z8F1285 Evaluation Module. Schematic. Z8F1285 Evaluation Module. Schematic. Z8F1285 Evaluation Module. Schematic.
Document Number Document Number Document Number
B B B 96C0999-001 96C0999-001 96C0999-001
Monday, May 08, 2006 Monday, May 08, 2006 Monday, May 08, 2006 Sheet Sheet Sheet 3 3 3 of of of
1
D
C
B
A
Rev Rev Rev
C C C
4 4 4