2
McBSP Interface
Figure 1.
McBSP Block Diagram
DR
DX
CLKX
CLKR
FSX
FSR
CLKS
SPRU580C
The McBSP consists of a data path and a control path that connect to external
devices. Separate pins for transmission and reception communicate data to
these external devices. Four other pins communicate control information
(clocking and frame synchronization). The device communicates to the
McBSP using 32-bit-wide control registers accessible via the internal peripheral
bus.
The McBSP consists of a data path and control path, as shown in Figure 1.
Seven pins, listed in Table 2, connect the control and data paths to external
devices.
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
RSR
RBR
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á
Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á
Á Á Á
Á Á Á
XSR
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
McBSP
Compand
DRR
Á Á Á Á Á
Á Á
Expand
Á Á Á Á Á
Á Á
Á Á
Compress
DXR
Á Á Á Á Á
Á Á
Á Á Á
SPCR
Á Á Á
Á Á Á
RCR
Clock and
Á Á Á
Á Á Á
frame sync
XCR
generation
Á Á Á
and control
SRGR
Á Á Á
Á Á Á
Á Á Á
PCR
Á Á Á
Á Á Á
MCR
Á Á Á
Á Á Á
Multichannel
RCER
selection
Á Á Á
XCER
Á Á Á
Á Á Á
RINT
XINT
REVT
XEVT
Multichannel Buffered Serial Port (McBSP)
McBSP Interface
32-bit
peripheral
bus
Interrupts to CPU
Synchronization
events to DMA
13