Renesas RTE7702500EAB00000J User Manual page 27

Emulation Adapter
(9) Pin headers for controlling and monitoring the pins of the debug chip (CN1 to CN8)
Figure 2-4 shows the assignment of pin headers for each pin of the debug chip.
30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
AN2 AN0
41 01
AN2 AN0
21 40
CN4
CN3
AN2 AN2
00 12
A B C
1 GND AN020 AN201
2 AN243 AN002 AN033
3 AN022 AN000 AN203
4
AN231 AN032 AN030
5
AN042 AN011 AN012
6
AN211 AN023 AN102
7 AN052 AN021 AN010
8 AN003 AN061 AN122
9 AN063 AN031 AN043
10
AN013 AN103 AN111
11
AN110 AN050 AN053
12 AN060 AN113 P33_0
13 AN112 AN051 AN100
14 AN041 AN120 P30_8
15 P31_0 AN062 P31_1
16
AN101 P30_0 P33_3
17
P30_1 P33_1 P30_2
18 AN121 P31_2 P30_11
19 P31_3 P30_9 P31_4
20 AN123 P30_3 P33_6
21 P30_4 P33_4 P30_5
22
P30_7 P31_5 P34_1
23
P31_6 P30_12 P34_0
24 P33_2 P30_6 P34_4
25 P33_7 P31_7 P31_8
26 P30_10 P34_2 P32_1
27 P34_3 P33_8 P33_9
28
P33_5 P31_9 P32_3
29
P23_0 P33_10 P31_10
30 P31_11 P32_0 P32_4
P33 P32
CN6 C
_11 _2
P32 P33
B
_5 _12
CN5
P31 P23
A
_13 _2
1 2
R20UT5180EJ0110 Rev. 1.10
Sep.12.22
AN2 AN2 AN3 AN2 AN3 AN2 AN3 AN2 AN3 AN2
52 13 13 33 12 22 70 63 91 62
AN2 AN2 AN2 AN2 AN2 AN2 AN2 AN2 AN3 AN2
10 20 60 02 51 30 70 40 11 73
AN2 AN2 AN2 AN2 AN2 AN3 AN2 AN3 AN3 AN3
23 50 32 61 42 02 53 60 01 83
ETH_S ETH0_ ETH0_ ETH0_ ETH0_
P32 P23 P23 P23 P23
G_REF SG_RX SG_RX SG_TX SG_TX
_6 _3 _4 _6 _9
CLK D_P D_N D_P D_N
P31 P23 P33 P23 P24 P23 P23 P24 P24 P24
_14 _1 _13 _8 _0 _12 _5 _15 _10 _9
P31 P31 P23 P23 P24 P24 P24 P24 P23 P24
_12 _15 _7 _11 _1 _13 _2 _14 _10 _8
3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
Figure 2-4
Names and Functions of Hardware
AN3 AN3 AN3 AN3 AN3 AN3 P02 P02
TAUR
10 72 03 71 73 82 ORES _10 _11
AN3 AN2 AN3 AN3 AN3 AN3 P00 P00 P02 P02
63 71 90 61 80 93 _4 _5 _9 _7
AN2 AN3 AN3 AN3 AN3 P02 P00 P00 P00 P01
72 62 00 92 81 _8 _11 _3 _9 _6
ETH1_ ETH1_ ETH1_ ETH1_
P21 P24 P22 P24 P25 P22
SG_RX SG_RX SG_TX SG_TX
_2 _7 _0 _5 _13 _6
D_P D_N D_P D_N
P25 P24 P25 P25 P21 P22 P22 P21 P22 P21
_10 _12 _11 _9 _3 _3 _7 _5 _5 _4
P25 P25 P25 P24 P22 P24 P22 P24 P25 P24
_2 _7 _8 _11 _1 _6 _8 _4 _12 _3
Assignment of Pin Headers
9 8 7 6 5 4 3 2 1
P00 P02 P00 P02 P00 P01 P02 P01 P01
A
_10 _1 _2 _3 _7 _5 _0 _9 _12
P00 P02 P00 P00 P01 P01 P01 P01
B
_8 _5 _1 _0 _14 _15 _7 _13
P02 P02 P02 P01 P01 P01 P00 P10
C
_6 _4 _2 _4 _3 _8 _6 _14
P22 P25 SB P22 JP0 TRS P20
RES
_13 _6 MD _11 _0 T _2 ET
P25 P22 P22 P25 P25 P22 JP0 P25
_5 _4 _12 _4 _1 _9 _2 _14
ERRO
P25 P25 P22 P25 JP0
FLM
VMO
ROUT
_0 _3 _10 NOUT _15 _5 D0
_M
CN1
CN2
P01_11 P10_13 GND 30
P10_8 P01_10 P10_9 29
P10_7 P10_5 P10_4 28
27
P10_11 P10_6 P10_12
26
P10_10 P10_2 P11_8
25
P10_3 P11_10 P11_9
P11_4 P13_12 P11_0 24
P10_0 P11_5 P10_1 23
P11_1 P13_14 P11_2 22
21
P13_11 P11_6 P11_7
20
P11_3 P13_8 P12_5
P13_13 P13_9 P13_10 19
P12_7 P12_1 P12_2 18
P22_2 P12_8 P12_9 17
P12_3 P12_0 P14_5 16
15
P12_6 P12_4 P14_12
14
P14_4 P13_2 P13_3
P14_11 P14_10 P14_9 13
P15_12 P13_1 P15_11 12
P14_8 P14_6 P14_7 11
SVRPGAT
P15_9 P15_8 10
E
9
P13_0 P15_10 P14_2
SVRNGAT
8
P15_7 P20_7
E
P14_3 P15_6 P14_0 7
P15_2 JP0_1 P20_4 6
P14_1 P15_3 P15_4 5
P20_6 JP0_3 EVTO0 4
3
P15_5 P15_0 P15_1
2
P20_3 PWRCTL
RESETOUT
P20_5 P20_0 P20_1 1
C B A
CN7
CN8
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