Silicon Laboratories Si5316 Series Reference Manual page 6

Si53xx-RM
L F
I S T OF IGURES
1. Any-Rate Precision Clock Product Family Overview
2. Narrowband Versus Wideband Overview
3. Any-Rate Clock Family Members
Figure 1. Si5316 Jitter Attenuator Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figure 2. Si5319 Clock Multiplier Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
Figure 3. Si5322 Clock Multiplier Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 4. Si5323 Clock Multiplier and Jitter Attenuator Block Diagram. . . . . . . . . . . . . . . . . . 17
Figure 5. Si5325 Clock Multiplier Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 6. Si5326 Clock Multiplier and Jitter Attenuator Block Diagram. . . . . . . . . . . . . . . . . . 19
Figure 7. Si5365 Clock Multiplier Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 8. Si5366 Clock Multiplier and Jitter Attenuator Block Diagram. . . . . . . . . . . . . . . . . . 21
Figure 9. Si5367 Clock Multiplier Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 10. Si5368 Clock Multiplier and Jitter Attenuator Block Diagram. . . . . . . . . . . . . . . . . 23
4. Specifications
Figure 11. Differential Voltage Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 12. Rise/Fall Time Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 13. Frame Synchronization Timing in Level Sensitive Mode . . . . . . . . . . . . . . . . . . . . 31
Figure 14. Frame Synchronization Timing in One-shot Mode. . . . . . . . . . . . . . . . . . . . . . . . . 31
Figure 15. SPI Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
5. DSPLL (All Devices)
Figure 16. Any-Rate Precision Clock DSPLL Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 17. Clock Multiplication Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 18. PLL Jitter Transfer Mask/Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 19. Jitter Tolerance Mask/Template. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
6. Pin Control Parts (Si5316, Si5322, Si5323, Si5365, Si5366)
Figure 20. Si5316 Divisor Ratios. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
7. Microprocessor Controlled Parts (Si5319, Si5325, Si5326, Si5367, Si5368)
Figure 21. Wideband PLL Divider Settings (Si5325, Si5367) . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 22. Narrowband PLL Divider Settings (Si5319, Si5326, Si5368) . . . . . . . . . . . . . . . . . 76
Figure 23. Si5325 and Si5326 Input Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 24. Si5367 and Si5368 Input Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 25. Free Run Mode Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 26. Parameters in History Value of M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Figure 27. Frame Sync Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 28. FOS Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
2
Figure 29. I C Command Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Figure 30. SPI Write/Set Address Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Figure 31. SPI Read Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
8. High-Speed I/O
Figure 32. Differential LVPECL Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Figure 33. Single-Ended LVPECL Termination. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Figure 34. CML/LVDS Termination (1.8, 2.5, 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Figure 35. CMOS Termination (1.8, 2.5, 3.3 V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
6 Rev. 0.41