Ddr4 Pl Interface - AMD XILINX T2 User Manual

Table 1: PCIe Interface Pin Map (cont'd)
Pin Number
N33
L34
L33
J34
J33
H32
H31
G34
G33
F32
F31
E34
E33
D32
D31
C34
C33
B32
B31
A34
A33
AH12

DDR4 PL Interface

The DDR4 PL interface is 72 bit (64 bits with 8-bit ECC) and operates at a maximum rate of
DDR2666.
Using the DDR4 PL Interface
• The DDR4 PL interface requires the MIG tool to generate a soft IP block for integration into
the design.
• The memory devices on the board are Micron MT40A512M16LY-062E:E (8 Gb 512Mx16).
• The maximum rate of DDR2666 is a Zynq
UG1496 (v1.0) June 15, 2022
T2 Telco Accelerator Card User Guide
Signal Name
PCIE_TX5_P
PCIE_TX6_N
PCIE_TX6_P
PCIE_TX7_N
PCIE_TX7_P
PCIE_TX8_N
PCIE_TX8_P
PCIE_TX9_N
PCIE_TX9_P
PCIE_TX10_N
PCIE_TX10_P
PCIE_TX11_N
PCIE_TX11_P
PCIE_TX12_N
PCIE_TX12_P
PCIE_TX13_N
PCIE_TX13_P
PCIE_TX14_N
PCIE_TX14_P
PCIE_TX15_N
PCIE_TX15_P
PCIE_WAKE_LS
Description
PCIe TX Data 5 (P)
PCIe TX Data 6 (N)
PCIe TX Data 6 (P)
PCIe TX Data 7 (N)
PCIe TX Data 7 (P)
PCIe TX Data 8 (N)
PCIe TX Data 8 (P)
PCIe TX Data 9 (N)
PCIe TX Data 9 (P)
PCIe TX Data 10 (N)
PCIe TX Data 10 (P)
PCIe TX Data 11 (N)
PCIe TX Data 11 (P)
PCIe TX Data 12 (N)
PCIe TX Data 12 (P)
PCIe TX Data 13 (N)
PCIe TX Data 13 (P)
PCIe TX Data 14 (N)
PCIe TX Data 14 (P)
PCIe TX Data 15 (N)
PCIe TX Data 15 (P)
PCIe Wake
UltraScale+™ RFSoC -2E device limitation.
®
Send Feedback
Chapter 3: Pin Mapping
I/O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
www.xilinx.com
11