Hitachi KP-F500PCL Operating Manual page 29

(2) Medium Configuration
(ａ) 8bit
D.OUT1
CLKX
X3
X2
X1
X0
D.OUT2
CLKY
Y3
Y2
Y1
Y0
T
CLK
Previous Cycle
DA7-1 DA6-1 N.C
DC3-1 DC2-1 N.C
DB2-1 DB1-1 DC1
DA1-1 DA0-1 DB0
0±3ns
T
CLK
Previous Cycle
N.C N.C N.C
N.C N.C N.C
N.C N.C N.C
DD1-1 DD0-1 N.C
0±3ns
31.25ns (32MHz)
Next Cycle
DC7 DC6 DB7
FVAL LVAL DC5
(VD) (HD)
DC0 DB5 DB4
DA5 DA4 DA3
31.25ns (32MHz)
Next Cycle
N.C N.C N.C
FVAL LVAL N.C
(VD) (HD)
N.C N.C N.C
DD5 DD4 DD3
DB6 DA7 DA6
DC4 DC3 DC2
DB3 DB2 DB1
DA2 DA1 DA0
N.C DD7 DD6
N.C N.C N.C
N.C N.C N.C
DD2 DD1 DD0
1.41V
1.075V
1.41V
1.075V
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