Hitachi KP-F500PCL Operating Manual page 27

3. Transmitter LVDS output pulse position measurement
(１) Base Configuration
(ａ) 8bit
D.OUT1
CLKX
X3
X2
X1
X0
0±3ns
(ｂ) 10bit
D.OUT1
CLKX
X3
X2
X1
X0
0±3ns
T
15.625ns (64MHz)
CLK
Previous Cycle
DA7-1 DA6-1 N.C
N.C N.C N.C
DB2-1 DB1-1 N.C
DA1-1 DA0-1 DB0
T
15.625ns (64MHz)
CLK
Previous Cycle
DA7-1 DA6-1 N.C
DB3-1 DB2-1 N.C
N.C DA9-1 DB1
DA1-1 DA0-1 DA8
Next Cycle
N.C N.C DB7
FVAL LVAL N.C
(VD) (HD)
N.C DB5 DB4
DA5 DA4 DA3
Next Cycle
DB7 DB6 N.C
FVAL LVAL DB5
(VD) (HD)
DB0 DB9 DB8
DA5 DA4 DA3
DB6 DA7 DA6
N.C N.C N.C
DB3 DB2 DB1
DA2 DA1 DA0
N.C DA7 DA6
DB4 DB3 DB2
N.C N.C DA9
DA2 DA1 DA0
1.41V
1.075V
1.41V
1.075V
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