Advertisement
1
(b) Medium configuration 36bit / [30bit]
D.OUT 1
A
CLKX
Previous Cycle
X3
R7-1
X2
B
B3-1
X1
[N.U.]
X0
R1-1
0±3ns
C
D.OUT 2
CLKY
Previous Cycle
D
Y3
N.U.
Y2
G11-1
[N.U.]
Y1
Y0
N.U.
E
0±3ns
F
1
2
T
13.889ns (72.0MHz)
CLK
R6-1
N.U.
B7
B2-1
N.U.
FVAL
(VD)
R10-1
R9-1
B1
B0
R0-1
R8
R5
T
13.889ns (72.0MHz)
CLK
N.U.
N.U.
N.U.
G10-1
N.U.
FVAL
[N.U.]
(VD)
G2-1
G1-1
G9
N.U.
G0
N.U.
2
3
Next Cycle
B6
B11
B10
[N.U.]
[N.U.]
LVAL
B5
B4
(HD)
B9
B8
R11
[N.U.]
R4
R3
R2
Next Cycle
N.U.
G7
G6
LVAL
N.U.
N.U.
(HD)
G8
G5
G4
G3
N.U.
N.U.
N.U.
E400234503
DWG.
No.
3
4
1.41V
R7
R6
1.075V
B3
B2
R10
R9
[N.U.]
R1
R0
N.U.: Not used
1.41V
N.U.
N.U.
1.075V
G11
G10
[N.U.]
[N.U.]
G2
G1
N.U.
N.U.
N.U.: Not used
4
DF022-4PE-S1
A
B
C
D
E
F
SHEET
11
17
Advertisement
