Main Assy (13/21) - Pioneer DJM-900NXS Service Manual

1

10.25 MAIN ASSY (13/21)

A
G 14/21
DSP_BUS
14:15C R 2 3 1 1
DSP_DATA[3] 8
1
DSP_DATA[2] 7
2
DSP_DATA[1] 6
3
DSP_DATA[0] 5
4
2 2
R 2 3 2 1
B
DSP_DATA[11] 8
1
DSP_DATA[10] 7
2
DSP_DATA[9] 6
3
DSP_DATA[8] 5
4
2 2
R 2 3 3 0
DSP_DATA[7] 8
1
DSP_DATA[6] 7
2
DSP_DATA[5] 6
3
DSP_DATA[4] 5
4
3 3
R 2 3 4 0
DSP_DATA[15] 8
1
DSP_DATA[14] 7
2
DSP_DATA[13] 6
3
DSP_DATA[12] 5
4
2 2
R 2 2 5 0
DSP_BA[1]
2 2
R 2 2 5 2
DSP_ADRS[3] 1 8
DSP_ADRS[2] 2 7
DSP_ADRS[1] 3 6
DSP_ADRS[0] 4 5
3 3
R 2 2 7 1
DSP_ADRS[16] 1 8
DSP_ADRS[15] 2 7
DSP_ADRS[13] 3 6
C
DSP_ADRS[14] 4 5
3 3
R 2 2 7 8
DSP_ADRS[7] 1 8
DSP_ADRS[6] 2 7
DSP_ADRS[5] 3 6
DSP_ADRS[4] 4 5
2 2
R 2 2 8 7
DSP_ADRS[12] 1 8
DSP_ADRS[11] 2 7
DSP_ADRS[9] 3 6
DSP_ADRS[8] 4 5
2 2
R 2 2 9 9
DSP_ADRS[10]
2 2
STBY
R 2 3 0 7 R 2 3 0 1
DSP_BUS_CLK
N M
N M
DSP_CS_FPGA R 2 3 2 3 0
1 0 0
DSP_CS_FLASH R 2 3 0 9 FDSP_CS_FLASH
DSP_WE R 2 3 0 3 3 3
DSP_OE R 2 3 4 5 2 2
G
D
E
V + 3 R 3 D
G 4/21
I C 2 2 0 4
From 1
I N B
2
CH1_SPDIF
DIGITAL_IN1
I N A
4:15B
3
G N D
G N D D
V + 3 R 3 D
G 5/21
I C 2 2 0 2
From
1
I N B
DIGITAL_IN2
2
CH2_SPDIF
I N A
5:15B
3
G N D
G N D D
V + 3 R 3 D
G 6/21
I C 2 2 0 3
1
From
I N B
2
CH3_SPDIF
DIGITAL_IN3
I N A
6:15B
3
G N D
G N D D
V + 3 R 3 D
G 7/21
F
I C 2 2 0 1
1
I N B
From
CH4_SPDIF 2
I N A
DIGITAL_IN4 7:15B
3
G N D
G
13/21
G N D D
146
1
2
From To BOARD IF(SUB_CPU)
S U B _ U C O M
1:4C
G 1/21
From To MAIN_CPU
MCPU_BUS
12:14I
G 12/21
FDSP_DATA[3]
FDSP_DATA[2] From LAN_UCOM_1
S H _ F P G A _ X P G M
10:15I
FDSP_DATA[1]
G 10/21
FDSP_DATA[0]
FDSP_DATA[11]
FDSP_DATA[10]
G N D D
9 6 K _ C L K _ S R C
FDSP_DATA[9]
4:3G;16:2F
FDSP_DATA[8]
FDSP_DATA[7]
FDSP_DATA[6]
FDSP_DATA[5]
FDSP_DATA[4]
To DIGITAL_IN_1
G N D D
6 M _ C L K _ S R C
DIGITAL_OUT
FDSP_DATA[15] 4:3G;16:2F
FDSP_DATA[14]
FDSP_DATA[13] G 4/21,16/21
FDSP_DATA[12]
FDSP_BA[1]
FDSP_ADRS[3] 2 4 M _ C L K _ S R C
4:3F;16:3B
FDSP_ADRS[2]
FDSP_ADRS[1]
FDSP_ADRS[0]
FDSP_ADRS[16]
FDSP_ADRS[15]
G 10/21
FDSP_ADRS[13]
9 6 K _ C L K _ L A N
FDSP_ADRS[14]
10:2J
6 M _ C L K _ L A N
To LAN_UCOM_2
10:2I
FDSP_ADRS[7] 2 4 M _ C L K _ L A N
10:2I
FDSP_ADRS[6]
FDSP_ADRS[5]
FDSP_ADRS[4]
9 6 K _ C L K _ D S P
To DSP_2
15:3F
6 M _ C L K _ D S P
15:3F
G 15/21
FDSP_ADRS[12]
FDSP_ADRS[11]
V + 3 R 3 D
FDSP_ADRS[9]
FDSP_ADRS[8]
C 2 2 0 5
0 . 1 u / 1 0
5 V C C
FDSP_ADRS[10]
R 2 2 0 9
G N D D
2 2
4
9 6 K _ C L K _ A O U T
FDSP_BUS_CLK
17:2F;21:2D
NM
FDSP_CS_FPGA R 2 2 1 7
STBY
V + 3 R 3 D
FDSP_WE
FDSP_OE
C 2 2 0 7
0 . 1 u / 1 0
5 V C C
R 2 2 1 1
G N D D
2 2
4
6 M _ C L K _ A O U T
To OUTPUT IF
17:2E;21:2C
HP AMP NM
R 2 2 1 2
STBY
17/21,21/21
V + 3 R 3 D
C 2 2 0 8
0 . 1 u / 1 0
5 V C C
R 2 2 1 3
G N D D
2 2
4
2 4 M _ C L K _ A O U T
17:2D;21:2B
NM
R 2 2 1 8
STBY
V + 3 R 3 D
C 2 2 0 6
0 . 1 u / 1 0
5 V C C
R 2 2 1 0
G N D D 2 2
4
9 6 K _ C L K _ A I N
1:5H
NM
R 2 2 1 9
STBY
1-44
V + 3 R 3 D
G 1/21
C 2 2 0 9
0 . 1 u / 1 0
5 V C C
To BOARD_IF
R 2 2 1 4
G N D D 2 2
4
6 M _ C L K _ A I N
1:5H
NM
R 2 2 1 5
STBY
STBY 1-45
V + 3 R 3 D
5 C 2 2 1 0
V C C
0 . 1 u / 1 0
5 V C C
R 2 2 0 6
4
R 2 2 1 6
O U T Y
G N D D 2 2
4
2 4 M _ C L K _ A I N
N M
NM 1:5H
R 2 2 0 7
NM
R 2 2 2 0
0
STBY
STBY
1-46
5
V C C
R 2 2 0 4
4
O U T Y
N M
NM
R 2 2 0 1
0
STBY
5
V C C
R 2 2 0 5
4
O U T Y
N M
NM
From
R 2 2 0 8
DIGITAL_IN1
0
STBY
DIGITAL_IN2
D I F _ C O N F I G
DIGITAL_IN3
4:15B;5:15B;6:15B;7:15B
5
DIGITAL_IN4
V C C
R 2 2 0 3
4
G 4/21-7/21
O U T Y
N M
NM
R 2 2 0 2
0
2
3
V + 3 R 3 D
STBY
C 2 2 1 1
N M
5 V C C 1
R 2 2 3 3
2
R 2 2 2 1
N M 4 7
4 3
G N D
NM I C 2 2 1 1
G N D D
R 2 2 2 5 0
V + 3 R 3 D
STBY
C 2 2 1 2
N M
5 V C C 1
R 2 2 3 4
2
R 2 2 2 2
N M 4 7
4 3
G N D
NM I C 2 2 1 2
G N D D
R 2 2 2 3 0
V + 3 R 3 D
STBY
C 2 2 1 3
N M
5 V C C 1
R 2 2 3 5
2
R 2 2 2 4
G N D D N M 4 7
4 3
G N D
NM I C 2 2 1 3
G N D D
R 2 2 2 6 0
R 2 2 3 6 4 7
R 2 2 3 7 4 7
DIR1_ERROR
R 2 2 3 8 4 7
DIR4_ERROR
1-49
1-48
1
R 2 2 2 7
2
0
3
G N D
I C 2 2 0 5
G N D D
TC7SH08FUS1
1-47
1
R 2 2 2 8 DIR3_ERROR
2
0
3
DIR2_ERROR
G N D
I C 2 2 0 7
G N D D
TC7SH08FUS1
1
R 2 2 2 9
2
0
3
G N D
I C 2 2 0 8
G N D D
TC7SH08FUS1
1
R 2 2 3 0
2
0
3
G N D
I C 2 2 0 6
G N D D
TC7SH08FUS1
1
R 2 2 3 1
2
0
3
G N D
I C 2 2 0 9
G N D D
TC7SH08FUS1
1
R 2 2 3 2
2
0
3
G N D
I C 2 2 1 0
G N D D
TC7SH08FUS1
DJM-900NXS
3
4
V+3R3D_FPGA
Silk print Aside
[V+3R3D_FPGA]
V + 3 R 3 D V + 3 R 3 D _ F P G A
1-50
R 2 2 3 9
0
G N D D
G N D D
FPGA
IC2214
XC3S50A-4FTG256C
T M S
T D I
FDSP_ADRS[2]
FDSP_ADRS[1]
FDSP_BA[1]
FDSP_ADRS[0]
FDSP_ADRS[16]
FDSP_ADRS[10]
R 2 2 4 1 0
R 2 2 4 2 2 2
R 2 2 4 0 2 2
R 2 2 4 4 0
R 2 2 4 3 2 2
R 2 2 4 5 2 2
R 2 2 4 6
2 2
R 2 2 4 7
0
FSH_WE0/DQMLL
FSH_DATA[15]
R 2 2 5 6
MCPU_DATA[15]
2 2
FSH_DATA[7]
R 2 2 5 8 0
FSH_DATA[13]
FSH_DATA[6]
FSH_DATA[14]
FSH_DATA[12]
FSH_DATA[5]
R 2 2 6 4 0
FSH_DATA[11]
4
Silk pr
V + 1 R 2 D V + 1 R 2 D _ F P G A
[V+1
R 2 2 6 8
0
V + 3 R 3 D _ F P G A _ A
G N D D R 2 2 8 0
0
STBY
R 2 2 7 6 R 2 2 8 1
N M 1 0 k
GNDD