Xilinx LogiCORE IP Product Manual
  1. Manuals
  2. Brands
  3. Xilinx Manuals
  4. Receiver
  5. LogiCORE IP
  6. Product manual
Xilinx LogiCORE IP Product Manual

Xilinx LogiCORE IP Product Manual

Smpte2022-5/6 video over ip receiver v2.1
Hide thumbs Also See for LogiCORE IP:
Table of Contents

Advertisement

Quick Links

See also: User Manual , Product Manual
LogiCORE IP
SMPTE2022-5/6 Video
over IP Receiver v2.1
Product Guide
PG033 December 18, 2012

Advertisement

Table of Contents
loading

Related Manuals for Xilinx LogiCORE IP

Summary of Contents for Xilinx LogiCORE IP

  • Page 1 LogiCORE IP SMPTE2022-5/6 Video over IP Receiver v2.1 Product Guide PG033 December 18, 2012...

  • Page 2: Table Of Contents

    Chapter 1: Overview Feature Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   8 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   8 Operating System Requirements  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   8 Licensing and Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   8 Chapter 2: Product Specification Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   9 Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   9 Resource Utilization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   10 Port Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   15 Register Space  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   22 Chapter 3: Designing with the Core Clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   28 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   28 Memory Requirement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   28 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 3 Chapter 6: Customizing and Generating the Core GUI  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   35 Parameter Values in the XCO File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   36 Output Generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   37 Chapter 7: Constraining the Core Required Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   38 Device, Package, and Speed Grade Selections. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   38 Clock Frequencies  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   38 Clock Management  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   38 Clock Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   39 Banking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   39 Transceiver Placement  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   39 I/O Standard and Placement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   39 Chapter 8: Detailed Example Design LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 4 SECTION IV: APPENDICES Appendix A: Verification, Compliance, and Interoperability Hardware Testing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   42 Appendix B: Migrating Appendix C: Debugging Finding Help on Xilinx.com  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   44 Interface Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   46 Appendix D: Additional Resources Xilinx Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   48 References  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   48 Technical Support  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   49 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   49 Notice of Disclaimer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   50 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 5: Section I: Summary

    SECTION I: SUMMARY IP Facts Overview Product Specification Designing with the Core LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 6 IP Facts Introduction LogiCORE IP Facts Table Core Specifics The Xilinx LogiCORE™ IP SMPTE2022-5/6 Video Supported over IP Receiver is a module for broadcast Device Zynq™-7000, Virtex®-7, Kintex™-7, Virtex-6 applications that requires bridging between Family SMPTE video connectivity standards Supported (SD/HD/3G-SDI) and 10Gb/s networks. The...

  • Page 7: Chapter 1: Overview

    In real time systems, the latency is too great to request a retransmission. The ability of Xilinx FPGAs to bridge the broadcast and the communications industries by performing highly integrated real-time video interfaces help broadcasters reduce costs as well as reduce the overall time it takes to acquire, edit and produce content.

  • Page 8: Feature Summary

    SMPTE2022-5/6 Video Over IP product web page. Information about other Xilinx LogiCORE IP modules is available at the Xilinx Intellectual Property page. For information on pricing and availability of other Xilinx LogiCORE IP modules and tools, contact your local Xilinx sales representative. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com...

  • Page 9: Chapter 2: Product Specification

    The maximum achievable clock frequency can vary. The maximum achievable clock frequency and all resource counts can be affected by other tool options, additional logic in the FPGA, using a different version of Xilinx tools and other factors. See the resource utilization tables for device family specific information.

  • Page 10: Resource Utilization

    Table 2-4, Table 2-5, Table 2-6, and Table 2-7. These values were generated using Xilinx CORE Generator™ tools, v14.4. They are derived from post-synthesis reports, and might change during MAP and PAR. ISE Design Suite Resource Utilization Data Table 2‐1: Resource Utilization for Virtex‐7 Families SDI Channel FEC Include LUTs Slices LUT FF Pairs...
  • Page 11 29470 26723 15179 9835 32930 11524 8696 3811 13146 14755 11922 5292 17660 17934 13731 6093 21031 21055 14819 7095 24287 24353 18973 8756 30076 27469 19900 9406 32418 30730 21791 11210 37872 33815 21963 11829 40381 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 12 28973 26757 17176 8669 29036 11537 8854 4443 12975 14714 12361 4794 15986 17911 13807 6637 20443 21049 15128 8027 24021 24339 19168 10749 30421 27505 19637 11717 33263 30669 21759 12681 37644 33821 24078 11531 37633 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 13 27496 27564 17080 9457 29210 11759 10270 4074 13064 15056 12614 5464 16750 18363 15003 6362 20051 21612 16134 7434 23205 24870 19299 9238 27594 28110 20799 10365 31713 31361 23625 11147 34391 34600 23424 11877 37153 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 14 27021 27564 17097 9324 29141 11759 10269 4102 13105 15056 12607 5144 16558 18363 15006 6749 20614 21612 16147 7913 23625 24870 19289 9099 27607 28110 20785 10282 31695 31361 23657 12021 35388 34600 23442 12694 38136 LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 15: Port Descriptions

    SDI, AXI4-Stream, AXI4, or AXI4-Lite control interfaces. Table 2‐8: General Interface Signals Signal Name Direction Width Description eth_rst Ethernet domain reset. eth_clk 156.25Mhz Ethernet clock. sys_rst System domain reset. sys_clk 200MHz system clock. interrupt Reserved soft_reset Core reset from the control register LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 16 The core uses an AXI4 interface to connect to the AXI4 interconnect. The AXI4 Interconnect provides the access to the external memory through the AXI Double Data Rate (DDR) controller. See the LogiCORE IP AXI Interconnect Product Guide (PG059) for more information.
  • Page 17 Write Address Channel Ready m1_axi_wdata Write Data Channel Data m1_axi_wstrb Write Data Channel Data Byte Strobes m1_axi_wlast Write Data Channel Last Data Beat m1_axi_wvalid Write Data Channel Valid m1_axi_wready Write Data Channel Ready m1_axi_bid Write Response Channel Transaction ID LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 18 Write Address Channel Transfer Size code m2_axi_awburst Write Address Channel Burst Type m2_axi_awlock Write Address Channel Atomic Access Type m2_axi_awcache Write Address Channel Cache Characteristics m2_axi_awprot Write Address Channel Protection Bits m2_axi_awqos Write Address Channel Quality of Service LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 19 Write Response Channel Response Code m2_axi_bvalid Write Response Channel Valid m2_axi_bready Write Response Channel Ready AXI4‐Stream Slave Interface See the LogiCORE IP 10-Gigabit Ethernet MAC Product Guide (PG072) for more information. Table 2‐10: AXI4‐Stream Interface Signals Signal Name Direction Width Description AXI4-Stream active-Low reset for Receive path - 10...
  • Page 20 Chapter 2: Product Specification Triple Rate SDI Interface See the LogiCORE IP Virtex-6 FPGA Triple-Rate SDI User Guide (UG823) for more information. Table 2‐11: Triple Rate SDI Interface Signals Signal Name Direction Width Description tx_rst Reset. Clock input. It must have a frequency of 74.25 MHz or tx_clk 74.25/1.001 MHz for HD-SDI, 148.5 MHz or 148.5/1.001 MHz for 3G-SDI, and 148.5 MHz for SD-SDI mode.
  • Page 21 The AXI4-Lite slave interface facilitates integrating the core into a processor system, or along with other video or AXI4-Lite compliant IP, connected through the AXI4-Lite interface to an AXI4-Lite master. See the LogiCORE IP AXI Interconnect Product Guide (PG059) for more information.

  • Page 22: Register Space

    Bit 31-24: Version major Bit 2-0: Most significant three bits of the 32-bit AXI memory map address to access the DDR through 0x050 AXI_MM_ADDR_MSB the AXI interconnect Bit 31-3: Reserved Bit 10-0: Number of channels 0x0A0 NUM_CHAN Bit 31-11: Reserved LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 23 Bit 0: FEC locked Bit 1: FEC protect level. 0x15C FEC_LOCK_PARAM '0' - Level A, '1' - Level B. Bit 31-2: Reserved Bit 15-0: Number of RTP packets 0x160 PACKETS_BUFFERED buffered Bit 0: Frame error 0x180 SDI_STATUS Bit 31-1: Reserved LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 24 Set high to turn on the channel operation. FIREWALL_SEL (0x110) Register Configures the channel to filter the Ethernet packets based on DEST_PORT, SSRC or SRC_IP_HOST_ADDR registers. DEST_PORT (0x114) Register Configures the UDP destination port, a parameter that is used to filter the Ethernet packets for the channel. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 25 FEC protection level bit indicates if the channel uses one FEC stream (Level A) or two FEC stream (Level B). PACKETS_BUFFERED (0x160) Register Read back on the number of packets currently being buffered in the external DDR memory. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 26 Chapter 2: Product Specification SDI_STATUS (0x180) Register Received incorrect amount of packets per frame when frame error bit is high. Reset the core to ensure proper operation. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 27: Chapter 3: Designing With The Core

    X-Ref Target - Figure 3-1 Figure 3‐1: SMPTE2022‐5/6 Video over IP Receiver System Built with other Xilinx IP Cores There is an option to include Forward Error Correction engine in the SMPTE2022-5/6 Video Note: over IP Receiver core. Adding this will enable the receiver to recover IP packets lost to the network transmission errors and hence ensure the quality of the uncompressed video.

  • Page 28: Clocking

    Correction reference design. Memory Requirement Table 3-1 shows tabulation of the amount of DDR memory required by the SMPTE2022-5/6 Video over IP Receiver core based on the number of channels instantiated in the design. Table 3‐1: Memory Requirement for the SMPTE2022‐5/6 Video over IP Receiver Core Number of Channels Instantiated Size of DDR Memory Needed (MB)  LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 29: Section Ii: Vivado Design Suite

    SECTION II: VIVADO DESIGN SUITE Customizing and Generating the Core Constraining the Core LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 30: Chapter 4: Customizing And Generating The Core

    Chapter 4 Customizing and Generating the Core This chapter includes information on using Xilinx tools to customize and generate the core using the Vivado™ Design Suite. For more information about the Vivado Design Suite, see Vivado Design Suite - 2012.4 User Guides web page.

  • Page 31: Output Generation

    An XCI file can also be used as a source file for designs created with Vivado Design Suite. IP-XACT XML file describing how the core is constructed so <component_name>.xml Vivado design tools can properly build the core. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 32: Chapter 5: Constraining The Core

    Clock Frequencies Maximum Frequencies in Chapter Clock Management This core has three clock domains. • SDI clock domain • System clock domain recommended running at 200 MHz • Ethernet clock domain at 156.25 MHz. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 33: Clock Placement

    There are no specific clock placement requirements for this core. Banking There are no specific Banking rules for this core. Transceiver Placement There are no transceiver placement requirements for this core. I/O Standard and Placement There are no specific I/O standards and placement requirements for this core. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 34: Section Iii: Ise Design Suite

    SECTION III: ISE DESIGN SUITE Customizing and Generating the Core Constraining the Core Detailed Example Design LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 35: Chapter 6: Customizing And Generating The Core

    Chapter 6 Customizing and Generating the Core This chapter includes information on using Xilinx tools to customize and generate the core in the ISE® Design Suite. The core is configured to meet the developer's specific needs through the CORE Generator™ Graphical User Interface (GUI). This section provides a quick reference to parameters that can be configured at generation time.

  • Page 36: Parameter Values In The Xco File

    XCO parameters are not manually edited in the XCO file; instead, use the CORE Generator system GUI to configure the core and perform range and parameter value checking. The XCO parameters are helpful in defining the interface to other Xilinx tools Table 6‐1: XCO Parameters...

  • Page 37: Output Generation

    Chapter 6: Customizing and Generating the Core Output Generation The Xilinx CORE Generator tool for the SMPTE2022-5/6 Video over IP Receiver core outputs the core as a netlist that can be instantiated directly in an HDL design. The output is placed in the <project directory>. Table 6‐2: File Details...

  • Page 38: Chapter 7: Constraining The Core

    Clock Frequencies Maximum Frequencies in Chapter Clock Management This core has three clock domains. • SDI clock domain • System clock domain recommended running at 200 MHz • Ethernet clock domain at 156.25 MHz. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 39: Clock Placement

    There are no specific clock placement requirements for this core. Banking There are no specific Banking rules for this core. Transceiver Placement There are no transceiver placement requirements for this core. I/O Standard and Placement There are no specific I/O standards and placement requirements for this core. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 40: Chapter 8: Detailed Example Design

    Chapter 8 Detailed Example Design No example design is available for the v2.1 core. See the XAPP590 High Bit Rate Media Transport over IP Networks with Forward Error Correction reference design for more information. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 41: Section Iv: Appendices

    SECTION IV: APPENDICES Verification, Compliance, and Interoperability Migrating Debugging Additional Resources LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 42: Appendix A: Verification, Compliance, And Interoperability

    Appendix A Verification, Compliance, and  Interoperability Hardware Testing The SMPTE2022-5/6 Video over IP Receiver core has been validated using Xilinx Virtex-6 FPGA Broadcast Connectivity Kit. See the XAPP590 High Bit Rate Media Transport over IP Networks with Forward Error Correction reference design for more information.

  • Page 43: Appendix B: Migrating

    Appendix B Migrating See the Vivado Design Suite Migration Methodology Guide (UG911). For more information about the Vivado Design Suite, see the Vivado Design Suite - 2012.4 User Guides web page. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 44: Appendix C: Debugging

    Appendix C Debugging This appendix includes details about resources available on the Xilinx Support website and debugging tools. In addition, this appendix provides a step-by-step debugging process and a flow diagram to guide you through debugging the core. The following topics are included in this appendix: •...
  • Page 45 Known Issues Answer Records include information about commonly encountered problems, helpful information on how to resolve these problems, and any known issues with a Xilinx product. Answer Records are created and maintained daily ensuring that users have access to the most accurate information available.

  • Page 46: Interface Debug

    The main core clocks are toggling and that the enables are also asserted. • If the simulation has been run, verify in simulation and/or a ChipScope™ debugging tool capture that the waveform is correct for accessing the AXI4-Lite interface. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...
  • Page 47 If the receive <interface_name>_tvalid is stuck low, the core is not receiving data. • Check that the ACLK inputs are connected and toggling. • Check that the AXI4-Stream waveforms are being followed. • Check core configuration. • Add appropriate core specific checks. LogiCORE IP SMPTE2022‐5/6 RX v2.1 www.xilinx.com PG033 December 18, 2012...

  • Page 48: Appendix D: Additional Resources

    Xilinx Resources For support resources such as Answers, Documentation, Downloads, and Forums, see the Xilinx Support website at www.xilinx.com/support. For a glossary of technical terms used in Xilinx documentation, see: www.xilinx.com/company/terms.htm. References These documents provide supplemental material useful with this product guide. Unless otherwise noted, IP references are for the product documentation page.

  • Page 49: Technical Support

    LogiCORE™ IP product when used as described in the product documentation. Xilinx cannot guarantee timing, functionality, or support of product if implemented in devices that are not defined in the documentation, if customized beyond that allowed in the product documentation, or if changes are made to any section of the design labeled DO NOT MODIFY.

  • Page 50: Notice Of Disclaimer

    (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.

Table of Contents