Ddr Cha So-Dimm_1 - Clevo P650HS Service Manual

DDR CHA SO-DIMM_1

5
Channel A SO-DIMM 1[RAM3]
D
PLACE THE CAP WITHIN 200 MILS FROM THE SODIMM
DDR4_DRAMRST#
9,11,12,38 DDR4_DRAMRST#
PLACE THE CAP CLOSE TO SODIMM
3/18 0603 size
DDR_VREFCA_CHA_DIMM
9 DDR_VREFCA_CHA_DIMM
C913 C462 D02
*0.1u_10V_X7R_04 10u_6.3V_X5R_06
VDDQ
C
37 DIMM1_CHA_EVENT#
3,9,11,12,38
3,9,11,12,38
B
2.5V
C311 C747
10u_6.3V_X5R_06 1u_6.3V_X5R_04
VTT_MEM
C753 C321
10u_6.3V_X5R_06 1u_6.3V_X5R_04
A
VDDQ
D02
C494 C403 C512 C469 C430
10u_6.3V_X5R_06 10u_6.3V_X5R_06 10u_6.3V_X5R_06 10u_6.3V_X5R_06 10u_6.3V_X5R_06
3/18 0603 size
5
4 3
STD TYPE
H=4mm
J_DIMMA_1A
137 8
4 M_A_CLK_DDR2
CK0_T DQ0
139 7
4 M_A_CLK_DDR#2 CK0_C DQ1
138 20
4 M_A_CLK_DDR3 CK1_T DQ2
140 21
4 M_A_CLK_DDR#3 CK1_C DQ3
4
DQ4
109 3
4 M_A_CKE2 CKE0 DQ5
110 16
4 M_A_CKE3 CKE1 DQ6
17
DQ7
149 28
4 M_A_CS#2
S0* DQ8
157 29
4 M_A_CS#3 S1* DQ9
41
DQ10
155 42
4 M_A_ODT2 ODT0 DQ11
161 24
4 M_A_ODT3
ODT1 DQ12
25
DQ13
115 38
4,9 M_A_BG0 BG0 DQ14
113 37
4,9 M_A_BG1 BG1 DQ15
150 50
4,9 M_A_BA0
BA0 DQ16
145 49
4,9 M_A_BA1
BA1 DQ17
62
DQ18
144 63
4,9 M_A_A0 A0 DQ19
133 46
4,9 M_A_A1 A1 DQ20
132 45
4,9 M_A_A2
A2 DQ21
131 58
4,9 M_A_A3 A3 DQ22
128 59
4,9 M_A_A4 A4 DQ23
126 70
4,9 M_A_A5 A5 DQ24
127 71
4,9 M_A_A6
A6 DQ25
122 83
4,9 M_A_A7 A7 DQ26
125 84
4,9 M_A_A8 A8 DQ27
121 66
4,9 M_A_A9 A9 DQ28
146 67
4,9 M_A_A10
A10_AP DQ29
120 79
4,9 M_A_A11 A11 DQ30
119 80
4,9 M_A_A12 A12 DQ31
158 174
4,9 M_A_A13 A13 DQ32
151 173
4,9 M_A_W E#
A14_WE* DQ33
156 187
4,9 M_A_CAS# A15_CAS* DQ34
152 186
4,9 M_A_RAS# A16_RAS* DQ35
R267 170
DQ36
169
240_1%_04
DQ37
114 183
4,9 M_A_ACT# ACT* DQ38
182
DQ39
143 195
4,9 DDR0_A_PARITY PARITY DQ40
116 194
4,9 DDR0_A_ALERT#
ALERT* DQ41
134 207
EVENT* DQ42
DDR4_DRAMRST# 108 208
RESET* DQ43
191
DQ44
DDR_VREFCA_CHA_DIMM 164 190
VREFCA DQ45
203
DQ46
254 204
SMB_DATA_R SDA DQ47
253 216
SMB_CLK_R SCL DQ48
215
001 DQ49
166 228
SA2 DQ50
260 229
SA1 DQ51
256 211
3.3VS
SA0 DQ52
212
DQ53
224
CHA_DIMM0=000
DQ54
225
DQ55
CHA_DIMM1=001
92 237
CB0_NC DQ56
91 236
CHB_DIMM0=010
CB1_NC DQ57
101 249
CB2_NC DQ58
CHB_DIMM1=011 105 250
CB3_NC DQ59
88 232
CB4_NC DQ60
87 233
CB5_NC DQ61
100 245
CB6_NC DQ62
104 246
CB7_NC DQ63
M_A_DQS0
12 13
VDDQ
DM0*/DBI0* DQS0_T
33 34 M_A_DQS1
DM1*/DBI1* DQS1_T
54 55 M_A_DQS2
DM2*/DBI2* DQS2_T
75 76 M_A_DQS3
DM3*/DBI3* DQS3_T
M_A_DQS4
178 179
DM4*/DBI4* DQS4_T
199 200 M_A_DQS5
DM5*/DBI5* DQS5_T
220 221 M_A_DQS6
DM6*/DBI6* DQS6_T
241 242 M_A_DQS7
DM7*/DBI7* DQS7_T
96 97
DM8*/DBI8* DQS8_T
11 M_A_DQS#0
DQS0_C
32 M_A_DQS#1
DQS1_C
M_A_DQS#2
53
DQS2_C
74 M_A_DQS#3
DQS3_C
177 M_A_DQS#4
DQS4_C
198 M_A_DQS#5
DQS5_C
M_A_DQS#6
219
DQS6_C
M_A_DQS#7
240
DQS7_C
95
DQS8_C
162
S2*/C0
165
S3*/C1
D4AS0-26001-1P40
6-86-24260-002
C582 C424 C485
10u_6.3V_X5R_06 10u_6.3V_X5R_06 10u_6.3V_X5R_06
4 3
2 1
TOP Close to CPU
M_A_DQ5 4,9
M_A_DQ1 4,9
VTT_MEM
M_A_DQ3 4,9
M_A_DQ6 4,9
J_DIMMA_1B
M_A_DQ4 4,9 VDDQ
M_A_DQ0 4,9
M_A_DQ2 4,9 163 258
VDD19 VTT
M_A_DQ7 4,9 160
VDD18
M_A_DQ11 4,9 159
VDD17
M_A_DQ10 4,9 154 259
VDD16 VPP2
M_A_DQ14 4,9 153 257
VDD15 VPP1
M_A_DQ12 4,9 148
VDD14
M_A_DQ9 4,9 147
VDD13
M_A_DQ8 4,9 142
VDD12
M_A_DQ15 4,9 141
VDD11
M_A_DQ13 4,9 136 255
VDD10 VDDSPD
M_A_DQ17 4,9 135
VDD9
M_A_DQ16 4,9 130
VDD8
M_A_DQ18 4,9 129 C323
VDD7
M_A_DQ22 4,9 124
VDD6
123
M_A_DQ20 4,9 0.1u_10V_X7R_04
VDD5
M_A_DQ21 4,9 118
VDD4
M_A_DQ19 4,9 117
VDD3
M_A_DQ23 4,9 112
VDD2
111
M_A_DQ24 4,9
VDD1
M_A_DQ25 4,9
M_A_DQ30 4,9 GND1
MT1
M_A_DQ27 4,9 GND2
MT2
M_A_DQ28 4,9
PLACE NEAR TO PIN
M_A_DQ29 4,9
M_A_DQ31 4,9 251 252
VSS VSS
M_A_DQ26 4,9 247 248
VSS VSS
243 244
M_A_DQ33 4,9
VSS VSS
M_A_DQ37 4,9 239 238
VSS VSS
M_A_DQ38 4,9 235 234
VSS VSS
M_A_DQ35 4,9 231 230
VSS VSS
227 226
M_A_DQ32 4,9
VSS VSS
M_A_DQ36 4,9 223 222
VSS VSS
M_A_DQ39 4,9 217 218
VSS VSS
M_A_DQ34 4,9 213 214
VSS VSS
M_A_DQ41 4,9 209 210
VSS VSS
M_A_DQ44 4,9 205 206
VSS VSS
M_A_DQ42 4,9 201 202
VSS VSS
M_A_DQ47 4,9 197 196
VSS VSS
M_A_DQ45 4,9 193 192
VSS VSS
M_A_DQ40 4,9 189 188
VSS VSS
M_A_DQ46 4,9 185 184
VSS VSS
M_A_DQ43 4,9 181 180
VSS VSS
M_A_DQ52 4,9 175 176
VSS VSS
171 172
M_A_DQ50 4,9
VSS VSS
M_A_DQ51 4,9 167 168
VSS VSS
M_A_DQ55 4,9 107 106
VSS VSS
M_A_DQ54 4,9 103 102
VSS VSS
99 98
M_A_DQ48 4,9
VSS VSS
M_A_DQ49 4,9 93 94
VSS VSS
M_A_DQ53 4,9 89 90
VSS VSS
M_A_DQ57 4,9 85 86
VSS VSS
81 82
M_A_DQ61 4,9
VSS VSS
M_A_DQ58 4,9 77 78
VSS VSS
M_A_DQ63 4,9 73 72
VSS VSS
M_A_DQ60 4,9 69 68
VSS VSS
65 64
M_A_DQ56 4,9
VSS VSS
M_A_DQ62 4,9 61 60
VSS VSS
M_A_DQ59 4,9 57 56
VSS VSS
M_A_DQS[7:0] 4,9 51 52
VSS VSS
47 48
VSS VSS
43 44
VSS VSS
39 40
VSS VSS
35 36
VSS VSS
31 30
VSS VSS
27 26
VSS VSS
23 22
VSS VSS
19 18
VSS VSS
15 14
VSS VSS
M_A_DQS#[7:0] 4,9 9 10
VSS VSS
5 6
VSS VSS
1 2
VSS VSS
D4AS0-26001-1P40
7,9,11,12,38,61,66
9,11,12,61
3,9,11,12,13,14,15,16,31,32,35,37,38,39,40,41,43,44,45,47,48,50,51,54,58,59,60,63,67,73,75
! ! ! !!DMFWP!DP/ ! ! ! !!DMFWP!DP/ ! ! ! !!DMFWP!DP/
Title Title Title
[10] DDR3 CHA SO-DIMM_1 [10] DDR3 CHA SO-DIMM_1 [10] DDR3 CHA SO-DIMM_1
Size Size Size Document Number Document Number Document Number
6-71-P65S0-D02C 6-71-P65S0-D02C 6-71-P65S0-D02C
A3 A3 A3 P650RS P650RS P650RS
Date: Date: Date: W ednesday, September 07, 2016 W ednesday, September 07, 2016 W ednesday, September 07, 2016 Sheet Sheet Sheet
2 1
Schematic Diagrams
2.5V
D
3.3VS
C322
2.2u_6.3V_X5R_04
Sheet 10 of 91
C
DDR CHA SO-
DIMM_1
B
9,11,12,66 2.5V
VDDQ A
VTT_MEM
3.3VS
Rev Rev Rev
D02C D02C D02C
10 10 10 of of of 91 91 91
DDR CHA SO-DIMM_1 B - 11