Table of Contents
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VGA Frame Buffer C
Frame Buffer Partition C
FBVDDQ
C557
C531
C558
C554
C130
C535
C140
C519
.1U_16V_04
.1U_16V_04
.1U_16V_04
1U_6.3V_04
.1U_16V_04
.1U_16V_04
.1U_16V_04
1U_6.3V_04
U3
FBVDDQ
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B2
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VDD
K3
D9
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CAS
VDD
FBC_CMD11
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WE
VDD
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L2
K2
CS
VDD
K8
VDD
N1
N3
VDD
N9
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A0
VDD
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P3
A1
VDD
R9
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A2
VDD
FBC_CMD24
N2
A3
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A1
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FBC_CMD21
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VDDQ
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C9
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A7
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R3
A8
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B3
BA2
VSS
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VSS
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VSS
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J7
J8
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14
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VSS
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VSS
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T1
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VSS
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VSS
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B1
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VSSQ
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DQU0
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DQU1
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FBC_D23
DQL2
DQU2
FBC_D10
F8
C2
FBC_D19
DQL3
DQU3
FBC_D14
H3
A7
FBC_D18
DQL4
DQU4
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H8
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FBC_D17
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DQU5
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C134
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.1U_16V_04
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.1U_16V_04
.1U_16V_04
.1U_16V_04
1U_6.3V_04
.1U_16V_04
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RAS*
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BA1
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K2
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A11
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CAS*
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WE*
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BA0
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A12
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RST/ODT
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A7
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A10
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A0
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A9
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A6
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A8
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A13
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BA2
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.1U_16V_04
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.1U_16V_04
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.1U_16V_04
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B2
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L3
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N2
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P8
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P8
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P2
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R8
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A7
VDDQ
D2
T8
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FBC_CMD23
R3
A8
VDDQ
E9
R3
FBC_CMD20
FBC_CMD20
A9
VDDQ
L7
F1
L7
FBC_CMD17
FBC_CMD17
A10
VDDQ
FBC_CMD9
R7
H2
FBC_CMD9
R7
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VDDQ
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N7
H9
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N7
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T3
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T3
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M2
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N8
A9
N8
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B3
FBC_CMD27
M3
BA2
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E1
VSS
G8
VSS
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J2
FBC_CMD7
K9
CKE
VSS
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J8
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J7
K7
CK
VSS
M1
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FBC_CLK1#
CK
VSS
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VSS
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VSS
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P9
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J9
T1
J9
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L1
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VSS
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L9
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M7
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B9
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D1
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VSSQ
E2
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T2
E8
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T2
RESET
VSSQ
F9
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VSSQ
G1
K1
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FBC_CMD28
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VSSQ
G9
VSSQ
L8
L8
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ZQ
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R414
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1.1K_1%_04
E3
D7
E3
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DQU0
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DQU2
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F8
C2
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FBC_D45
F8
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DQL4
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Schematic Diagrams
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RAS
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CAS
VDD
G7
WE
VDD
Sheet 16 of 49
K2
CS
VDD
K8
VDD
N1
VDD
N9
VGA Frame Buffer
A0
VDD
R1
A1
VDD
R9
A2
VDD
A3
A1
C
A4
VDDQ
A8
A5
VDDQ
C1
A6
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VDDQ
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VDDQ
E9
A9
VDDQ
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VDDQ
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VDDQ
H9
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VDDQ
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VSS
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VSS
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VSS
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T9
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VSS
NC4
B1
NC5
VSSQ
B9
NC6
VSSQ
D1
VSSQ
D8
VSSQ
E2
VSSQ
E8
RESET
VSSQ
F9
VSSQ
G1
ODT
VSSQ
G9
VSSQ
16mil
ZQ
<500mil
H1
FBC_VREF1
VREFDQ
M8
VREFCA
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DQU0
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C8
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DQU2
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DQL3
DQU3
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DQL4
DQU4
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DQL6
DQU6
A3
FBC_D52
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DQU7
D3
FBCDQM6
DML
DMU
C7
FBCDQS_WP6
DQSL
DQSU
B7
FBCDQS_RN6
DQSL
DQSU
14,15,39
FBVDDQ
VGA Frame Buffer C B - 17
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