VIORE PDP4210EA Service Manual page 65

ESMT
Functional Block Diagram
CLK
Clock
CLK
Generator
CKE
Address
CS
RAS
CAS
WE
Pin Arrangement
Elite Semiconductor Memory Technology Inc.
Row
Address
Buffer
Mode Register &
&
Extended Mode
Refresh
Register
Counter
Column
Address
Buffer
&
Refresh
Counter
x16
V 1
DD
DQ 2
0
V 3
DDQ
DQ 4
1
DQ 5
2
V 6
SSQ
DQ 7
3
DQ 8
4
V 9
DDQ
DQ 10
5
DQ 11
6
V 12
SSQ
DQ 13
7
(0.65 mm PIN PITCH)
N C 14
V 15
DDQ
LDQS 16
N C 17
V 18
DD
N C 19
LDM 20
WE 21
CAS 22
RAS 23
CS 24
N C 25
BA 26
0
BA 27
1
A /AP 28
10
A 29
0
A 30
1
A 31
2
A 32
3
V 33
DD
Bank C
Bank B
Bank A
Sense Amplifier
Column Decoder
Data Control Circuit
CLK, CLK
66 PIN TSOP(II)
(400mil x 875mil)
M13S128168A
Bank D
DLL
x16
6 6 V
SS
6 5 DQ
15
6 4
V
SSQ
6 3
DQ
14
6 2 DQ
13
6 1
V
DDQ
6 0
DQ
12
5 9
DQ
11
5 8 V
SSQ
5 7
DQ
10
5 6
DQ
9
5 5 V
DDQ
5 4
DQ
8
5 3
N C
5 2
V
SSQ
5 1 UDQS
5 0
N C
4 9
V
REF
4 8 V
SS
4 7 UDM
4 6
CLK
4 5 CLK
4 4 CKE
4 3 N C
4 2 N C
4 1 A
11
4 0 A
9
3 9 A
8
3 8 A
7
3 7 A
6
3 6
A
5
3 5 A
4
3 4 V
SS
Publication Date : Mar. 2004
Revision : 1.3
DM
DQ
DQS
DQS
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