Table of Contents
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VGA Frame Buffer C
Frame Buffer Partition B
C854
1u_6.3V_X5R_04
C673
C135
C712
C716
C714
C134
0.1u_10V_X7R_04
0.1u_10V_X7R_04
0.1u_10V_X7R_04
0.1u_10V_X7R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
C713
C715
C710
C711
C271
C719
0.1u_10V_X7R_04
0.1u_10V_X7R_04
0.1u_10V_X7R_04
0.1u_10V_X7R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
U15
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J3
B2
FBC_CMD30
K3
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D9
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L3
CAS
VDD
G7
FBC_CMD13
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L2
WE
VDD
K2
CS
VDD
K8
VDD
N1
VDD
FBC_CMD9
N3
N9
A0
VDD
FBC_CMD11
P7
R1
A1
VDD
FBC_CMD8
P3
R9
A2
VDD
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N2
A3
FBC_CMD10
P8
A1
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FBC_CMD24
P2
A8
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VDDQ
C1
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R2
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C9
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T8
A7
VDDQ
D2
FBC_CMD21
R3
A8
VDDQ
E9
FBC_CMD6
FBC_CMD29
L7
A9
VDDQ
F1
A10
VDDQ
FBC_CMD23
R7
H2
A11
VDDQ
FBC_CMD28
N7
H9
A12
VDDQ
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T3
A13
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T7
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A15/NC5
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M2
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VSS
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M3
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VSS
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BA2
VSS
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VSS
J8
VSS
M1
VSS
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M9
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VSS
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J7
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CK
VSS
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K7
P9
14
FBC_CLK0#
CK
VSS
T1
VSS
J1
T9
R78
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VSS
J9
NC 2
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B1
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L9
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VSSQ
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VSSQ
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RESET
VSSQ
F9
VSSQ
FBC_CMD2
K1
G1
OD T
VSSQ
G9
VSSQ
FBC_ZQ0
L8
R79
ZQ
16mil
1.1K_1%_04
<500mil
H1
R77
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VREFDQ
M8
VREFCA
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1.1K_1%_04
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E3
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DQU0
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F7
C3
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DQU1
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C8
FBC_D7
DQL2
DQU2
FBC_D8
F8
C2
FBC_D3
DQL3
DQU3
FBC_D13
H3
A7
FBC_D4
H8
DQL4
DQU4
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FBC_D11
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G2
DQL5
DQU5
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H7
DQL6
DQU6
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B7
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DQSL
DQSU
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C855
C856
C857
C858
C859
C860
C861
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1u_6.3V_X5R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
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C866
C867
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C870
C871
C133
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1u_6.3V_X5R_04
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U16
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B2
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D9
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FBC_CMD30
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CAS
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K3
RAS
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FBC_CMD15
FBC_CMD0
L2
WE
VDD
K2
FBC_CMD13
L3
CAS
CS
VDD
K8
FBC_CMD16
L2
WE
VDD
CS
N1
VDD
FBC_CMD9
N3
N9
A0
VDD
FBC_CMD11
P7
R1
FBC_CMD9
N3
A1
VDD
A0
FBC_CMD8
P3
R9
FBC_CMD11
P7
A2
VDD
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N2
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P3
A3
A2
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P8
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FBC_CMD25
N2
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P2
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FBC_CMD10
P8
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P2
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FBC_CMD24
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C9
R8
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T8
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D2
R2
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FBC_CMD7
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A8
VDDQ
E9
T8
A7
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FBC_CMD21
FBC_CMD29
L7
A9
VDDQ
F1
FBC_CMD6
R3
A8
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VDDQ
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A11
VDDQ
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H9
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VDDQ
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A12
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T7
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T3
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A14/NC6
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M7
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M9
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CK
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CK
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VSS
14
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CK
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T9
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J9
J1
NC2
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J9
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G1
ODT
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F8
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DQU3
DQL2
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DQU5
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G2
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C864
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C868
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0.1u_10V_X7R_04
0.1u_10V_X7R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
FBVDDQ
C273
C130
C717
C707
C709
C708
C872
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0.1u_10V_X7R_04
0.1u_10V_X7R_04
0.1u_10V_X7R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
1u_6.3V_X5R_04
U37
FBVDDQ
B2
J3
B2
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VDD
D9
K3
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D9
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CAS
VDD
G7
VDD
K2
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L2
WE
VDD
K2
VDD
CS
VDD
K8
K8
VDD
VDD
N1
N1
VDD
VDD
N9
FBC_CMD9
N3
N9
VDD
A0
VDD
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FBC_CMD11
P7
R1
VDD
A1
VDD
R9
FBC_CMD8
P3
R9
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VDD
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N2
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A1
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P8
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VDDQ
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VDDQ
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VDDQ
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T8
A7
VDDQ
D2
FBC_CMD21
VDDQ
E9
FBC_CMD6
R3
A8
VDDQ
E9
VDDQ
A9
VDDQ
F1
FBC_CMD29
L7
F1
VDDQ
A10
VDDQ
H2
FBC_CMD23
R7
H2
VDDQ
A11
VDDQ
H9
FBC_CMD28
N7
H9
VDDQ
A12
VDDQ
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T3
A13
FBC_CMD4
T7
A14/NC6
FBC_CMD14
M7
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A9
A9
VSS
B3
M2
VSS
B3
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VSS
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N8
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VSS
E1
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VSS
G8
M3
BA1
VSS
G8
FBC_CMD26
VSS
J2
BA2
VSS
J2
VSS
J8
VSS
J8
VSS
VSS
M1
M1
VSS
VSS
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M9
VSS
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VSS
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VSS
CK
VSS
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K7
P9
VSS
CK
VSS
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R113
T1
VSS
VSS
T9
J1
T9
VSS
NC1
VSS
160_1%_04
J9
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L1
NC2
B1
VSSQ
B9
L9
NC3
VSSQ
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VSSQ
D1
NC4
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D1
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VSSQ
D8
VSSQ
E2
VSSQ
E2
VSSQ
VSSQ
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FBC_CMD5
T2
E8
FBVDDQ
VSSQ
RESET
VSSQ
F9
F9
VSSQ
VSSQ
G1
FBC_CMD18
K1
G1
VSSQ
ODT
VSSQ
G9
G9
VSSQ
VSSQ
R410
FBC_ZQ3
L8
16mil
ZQ
<500mil
1.1K_1%_04
H1
H1
FBC_VR EF1
R553
VREFDQ
M8
VREFDQ
M8
VREFCA
VREFCA
C136
243_1%_04
R411
0.01u_16V_X7R_04
1.1K_1%_04
D7
FBC_D44
FBC_D32
E3
D7
DQU0
DQL0
DQU0
C3
FBC_D43
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F7
C3
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DQL1
DQU1
C8
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F2
C8
DQU2
DQL2
DQU2
C2
FBC_D42
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F8
C2
DQU3
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H3
DQL3
DQU3
A7
FBC_D41
FBC_D35
DQU4
A2
H8
DQL4
DQU4
A2
FBC_D40
FBC_D38
DQU5
B8
G2
DQL5
DQU5
B8
FBC_D47
FBC_D33
DQU6
A3
H7
DQL6
DQU6
A3
FBC_D45
FBC_D39
DQU7
DQL7
DQU7
D3
FBC DQM5
FBCDQM4
E7
D3
FBCDQM7
DMU
DML
DMU
C7
FBC DQS_WP5
FBCDQS_WP4
F3
C7
FBCDQS_WP7
DQSU
DQSL
DQSU
B7
FBC DQS_RN5
FBCDQS_RN4
G3
B7
FBCDQS_RN7
DQSU
DQSL
DQSU
K4W2G1646E-BC11
14,15,42
FBVDDQ
Schematic Diagrams
C869
1u_6.3V_X5R _04
C873
1u_6.3V_X5R _04
Sheet 16 of 46
VGA Frame Buffer
FBVDDQ
SDDR3_BGA96
GF1XX
0..31
32..63
CMD0
CS0#
C
CMD1
CMD2
ODT
CMD3
CKE
CMD4
A14
A14
CMD5
RST
RST
CMD6
A9
A9
CMD7
A7
A7
CMD8
A2
A2
CMD9
A0
A0
CMD10
A4
A4
CMD11
A1
A1
CMD12
BA0
BA0
CMD13
WE#
WE#
CMD14
A15
A15
CMD15
CAS#
CAS#
CMD16
CS0#
CMD17
CMD18
ODT
CMD19
CKE
CMD20
A13
A13
CMD21
A8
A8
CMD22
A6
A6
CMD23
A11
A11
CMD24
A5
A5
CMD25
A3
A3
CMD26
BA2
BA2
CMD27
BA1
BA1
CMD28
A12
A12
CMD29
A10
A10
CMD30
RAS#
RAS#
16mil
<500mil
FBC_VREF1
FBC_D59
FBC_D61
FBC_D58
FBC_D63
FBC_D57
FBC_D62
FBC_D56
FBC_D60
VGA Frame Buffer C B - 17
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