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Circuit Diagrams and PWB Layouts
7. Circuit Diagrams and PWB Layouts
AmbiLight Inverter: FPGA Power & Control
1
2
FPGA POWER & CONTROL
AI 1
IIC FROM MAIN BAORD ITV
A
4122
RES
1111
4123
F114
1
F115
4120
I133
3125
100R
2
F116
4121
I134
3126
100R
3
4
5
6
B4B-PH-SM4-TBT(LF)
BASIC AL
AL WITH 1080P
N
Y
1111
4120
N
Y
B
4121
N
Y
4122
Y
N
4123
N
Y
+3V3-FPGA
3135
3136
1K5
1K5
1113
S_SCL
1
F119
3123
2
F121
S_SDA
3124
3
F120
I2S_SEL1
4
C
5
I2S_SEL2
+3V3
+3V3
6
7
2132
2128
100p
100p
B5B-PH-SM4-TBT(LF)
I123
D
E
+12V_BOLT-O N
RES
1117
1
2
3
4
5
B3B-PH-SM4-TBT(LF)
FOR 42" ONLY
+15V
1115
F107
F101
4101
F
1
4102
2
GND_DC-DC
GND_DC-DC
3
GND_DC-DC
GND_DC-DC
4
4103
5
4104
6
GND_DC-DC
GND_DC-DC
7
GND_DC-DC
GND_DC-DC
8
GND_DC-DC
9
10 11
GND_DC-DC
F109
B9B-PH-SM4-TBT(LF)
G
GND_DC-DC
*
FOR 37" AND 42" ONL Y
3139 123 6227.1
1
2
LC7.1L LA
3
4
5
3111
+12V
10K
M_SDA
7103
M_SCL
L6910
I113
MAIN_SCL
I115
MAIN_SDA
I135
2116
100n
1
VREF
I136
2118
100n
4
SS
RES
RES
I137
3114
100K
2
OSC
2120
2119
100p
100p
2122
100n
8
EAREF
I116
100R
AMBI_SCL
I121
100R
AMBI_SDA
+3V3
5113
30R
I122
2133
10n
7106
EPCS4SI8
F122
VCC
Φ
1
nCSO
nCSO
CS_
F123
SCD
2
6
DCLK
DCLK
DAT A
DCLK
F124
5
ASDO
ASDO
ASDI
GND
DATA0
F127
DATA0
5107
F111
+12V
10u
CONF_DONE
1116
F135
1
2
3
4
5
6
7
8
10
9
B8B-PH-SM4-TBT(LF)
4124
4125
4126
4127
4128
4129
4130
3
4
5
7.
44
6
7
8
+12V
I110
3110
510R
2110
100n
I128
2111
1n0
2112
100u
16V
I111
I112
+12V
6110
+12V
BAS316
BOOT
12
2117
100n
Monitor
7102-1
I114
HGAT E
11
2
SI4936ADY
Protection & Ref
I131
PHASE
10
OSC
I130
7102-2
LGAT E
14
4
SI4936ADY
PGND
13
3115
GND
7
2125
100n
10R
VFB
6
2126
4u7
I117
I118
2127 15n
3117 2K7
3118 4K7
I129
I119
2129 1n5
3119 1K0
2130 47n
3120
1K8
RES
RES
7105
EPCS16SI16N
2134
2135
10n
10n
RES
3
VCC
Φ
4
NC
5
SCD
7
6
CS
16
8
DCLK
DAT A
15
11
+3V3-FPGA
ASDI
12
NC
13
14
3122
GND
3K3
TCK_FPGA
I125
TDO_FPGA
TMS_FPGA
+3V3-FPGA
6111
SML-310
I126
TDI_FPGA
3132
10K
I127
3133
7107
BC847BW
100K
3134
100K
6
7
8
9
10
7101
LD1117DT25
F113
3
2
+3V3
IN
OUT
COM
2113
2114
220u
100n
25V
F117
5111
10u
+3V3
7104
LD1117DT12
F118
2121
22u
3
2
+3V3
IN
OUT
COM
+12V
+3V3
5106
3u3
I120
1112
DSO751SV
1
4
I132
3127
3
47R
2131
27M0
10u
+3V3-FPGA
+3V3-FPGA
3116
3121
1K0
1K0
1114
F125
3112
100R
F126
F128
3128
100R
F129
F131
3129
100R
F132
F134
F130
RES
+3V3
1K0
3130
NC
9
F133
F136
3131
100R
B7B-PH-SM4-K-TB
9
10
11
1111 A1
7107 F7
1112 C10
F101 F2
AI 1
1113 C1
F107 F3
1114 E11
F109 G1
1115 F1
F111 E3
1116 F3
F113 A11
1117 E1
F114 A1
2110 A7
F115 A1
2111 A6
F116 A1
A
2112 A7
F117 B8
+2V5-PF
2113 A10
F118 B11
2114 A10
F119 C1
RES
2115
2115 A11
F120 C1
47n
2116 A4
F121 C1
2117 A7
F122 D5
2118 A4
F123 D5
2119 B3
F124 E5
2120 B3
F125 E9
2121 B8
F126 E10
2122 B4
F127 E5
2123 B11
F128 E9
+1V2
2124 B11
F129 E10
B
2125 B7
F130 E10
2123
2124
2126 B7
F131 E9
10u
100n
2127 C6
F132 E10
2128 C3
F133 F9
2129 C6
F134 E10
2130 C8
F135 F5
2131 D10
F136 F10
2132 C2
F137 D11
2133 D4
I110 A5
2134 D7
I111 A7
2135 D7
I112 A7
C
3110 A6
I113 A3
3111 A5
I114 A7
3112 E9
I115 A3
3114 B4
I116 C3
3115 B8
I117 C6
3116 E9
I118 C7
CLK_OSC1
3117 C6
I119 C8
3118 C7
I120 C10
F137
3119 C7
I121 C3
3120 C7
I122 D4
3121 E9
I123 D2
3122 E7
I124 D2
D
3123 C3
I125 E7
3124 C3
I126 F7
3125 A2
I127 F6
3126 A2
I128 A6
3127 D11
I129 C6
3128 E9
I130 B7
3129 E9
I131 A8
3130 E9
I132 C10
3131 F9
I133 A2
3132 F6
I134 A2
3133 F6
I135 A5
3134 F7
I136 A5
E
3135 B2
I137 A5
1
3136 B3
2
3
4101 F2
4
4102 F2
5
4103 F2
6
4104 F2
7
8
4110 C2
4111 C2
4112 D2
4113 D2
4120 A2
F
4121 A2
4122 A3
4123 A3
4124 G3
4125 G3
4126 G3
4127 G3
4128 G3
4129 G3
4130 G3
5106 C10
5107 E3
G
5111 B8
5113 D4
6110 A7
6111 E7
7101 A10
7102-1 A8
7102-2 B8
7103 A5
H_17260_027.eps
7104 B10
040707
7105 D6
7106 D4
11
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