Top View - Onkyo TX-SR875 Service Manual

IC BLOCK DIAGRAMS AND TERMINAL DESCRIPTIONS -45
Q3661:M12L64164A-7TG (64 Mbit Syncronous DRAM)
BLOCK DIAGRAM
CLK
Clock
Generator
CKE
Address
CS
RAS
CAS
WE
PIN CONFIGURATION
V
DD
DQ 0
V
D D Q
DQ 1
DQ 2
V
S S Q
DQ 3
DQ 4
V
D D Q
DQ 5
DQ 6
V
S S Q
DQ 7
V
DD
L DQ M
W E
C AS
R AS
CS
A
13
A
12
A /AP
10
A
0
A
1
A
2
A
3
V
DD
Row
Address
Buffer
Mode
&
Register
Refresh
Counter
Column
Address
Buffer
&
Refresh
Counter

Top View

1 54 V
SS
2 53 DQ15
3 52 V
S S Q
4 51 DQ14
5 50 DQ13
6 49 V
DD Q
7 48 DQ12
8 47 DQ11
46 V
9
S S Q
10 45 DQ10
11 44 DQ 9
43 V
12
DD Q
42 DQ 8
13
41 V
14
S S
40 N C
15
39 U D Q M
16
38 CLK
17
37 CKE
18
36 N C
19
35 A
20
11
34 A
21
9
33 A
22
8
32 A
23
7
31 A
24
6
30 A
25
5
29
26 A
4
28
27 V
S S
Bank D
Bank C
Bank B
Bank A
Sense Amplifier
Column Decoder
Data Control Circuit
FEATURES
JEDEC standard 3.3V power supply
LVTTL compatible with multiplexed address
Four banks operation
MRS cycle with address key programs
- CAS Latency (2 & 3)
- Burst Length (1, 2, 4, 8 & full page)
- Burst Type (Sequential & Interleave)
All inputs are sampled at the positive going edge
of the system clock
Auto & self refresh
15.6 us refresh interval
TX-SR875
L(U)DQM
DQ