Robson S3 Mem Interface 3/6 - Clevo ITAUTEC Service Manual

Schematic Diagrams

Robson S3 MEM Interface 3/6

Sheet 9 of 41
Robson S3 MEM
InTERFACE 3/6
B - 10 Robson S3 MEM Interface 3/6
COMPONENTS SHOWN ARE EXAMPLES ONLY
AND NOT NECESSARILY QUALIFIED
U4C
13 DQA0_[ 31. .0]
G DDR 5/DD R3
DQA0_ 0 K 2 7
DQ A 0 _0/D QA _ 0
J2 9
DQA0_ 1
DQ A 0 _1/D QA _ 1
DQA0_ 2 H3 0
H3 2 DQ A 0 _2/D QA _ 2
DQA0_ 3
DQ A 0 _3/D QA _ 3
DQA0_ 4 G2 9
DQ A 0 _4/D QA _ 4
F2 8
DQA0_ 5
DQ A 0 _5/D QA _ 5
DQA0_ 6 F3 2
DQA0_ 7 F3 0 DQ A 0 _6/D QA _ 6
DQ A 0 _7/D QA _ 7
DQA0_ 8 C3 0
DQ A 0 _8/D QA _ 8
DQA0_ 9 F2 7
DQ A 0 _9/D QA _ 9
A 2 8
DQA0_ 10
DQA0_ 11 C2 8 DQ A 0 _10/ DQA_10
DQ A 0 _11/ DQA_11
E 2 7
DQA0_ 12
DQ A 0 _12/ DQA_12
DQA0_ 13 G2 6
D2 6 DQ A 0 _13/ DQA_13
DQA0_ 14
DQ A 0 _14/ DQA_14
DQA0_ 15 F2 5
DQ A 0 _15/ DQA_15
A 2 5
DQA0_ 16
DQ A 0 _16/ DQA_16
DQA0_ 17 C2 5
DQA0_ 18 E 2 5 DQ A 0 _17/ DQA_17
DQ A 0 _18/ DQA_18
DQA0_ 19 D2 4
DQ A 0 _19/ DQA_19
DQA0_ 20 E 2 3
DQ A 0 _20/ DQA_20
F2 3
DQA0_ 21
DQA0_ 22 D2 2 DQ A 0 _21/ DQA_21
DQ A 0 _22/ DQA_22
F2 1
DQA0_ 23
DQ A 0 _23/ DQA_23
DQA0_ 24 E 2 1
D2 0 DQ A 0 _24/ DQA_24
DQA0_ 25
DQ A 0 _25/ DQA_25
DQA0_ 26 F1 9
DQ A 0 _26/ DQA_26
A 1 9
DQA0_ 27
DQ A 0 _27/ DQA_27
DQA0_ 28 D1 8
DQA0_ 29 F1 7 DQ A 0 _28/ DQA_28
DQ A 0 _29/ DQA_29
DQA0_ 30 A 1 7
14 DQA1_[ 31. .0]
DQ A 0 _30/ DQA_30
DQA0_ 31 C1 7
DQ A 0 _31/ DQA_31
E 1 7
DQA1_ 0
DQ A 1 _0/D QA _ 32
DQA1_ 1 D1 6
DQ A 1 _1/D QA _ 33
F1 5
DQA1_ 2
DQ A 1 _2/D QA _ 34
DQA1_ 3 A 1 5
D1 4 DQ A 1 _3/D QA _ 35
DQA1_ 4
DQ A 1 _4/D QA _ 36
DQA1_ 5 F1 3
DQ A 1 _5/D QA _ 37
A 1 3
DQA1_ 6
DQ A 1 _6/D QA _ 38
DQA1_ 7 C1 3
DQA1_ 8 E 1 1 DQ A 1 _7/D QA _ 39
DQ A 1 _8/D QA _ 40
DQA1_ 9 A 1 1
DQ A 1 _9/D QA _ 41
DQA1_10 C1 1
DQ A 1 _10/ DQA_42
F1 1
DQA1_11
DQA1_12 A9 DQ A 1 _11/ DQA_43
DQ A 1 _12/ DQA_44
C 9
DQA1_13
DQ A 1 _13/ DQA_45
DQA1_14 F9
D 8 DQ A 1 _14/ DQA_46
DQA1_15
DQ A 1 _15/ DQA_47
DQA1_16 E7
DQ A 1 _16/ DQA_48
A7
DQA1_17
DQ A 1 _17/ DQA_49
DQA1_18 C 7
DQA1_19 F7 DQ A 1 _18/ DQA_50
DQ A 1 _19/ DQA_51
DQA1_20 A5
DQ A 1 _20/ DQA_52
DQA1_21 E5
DQ A 1 _21/ DQA_53
C 3
PLACE MVREF DIVIDERS DQA1_22
DQA1_23 E1 DQ A 1 _22/ DQA_54
AND CAPS CLOSE TO ASIC DQ A 1 _23/ DQA_55
G 7
DQA1_24
DQ A 1 _24/ DQA_56
DQA1_25 G 6
G 1 DQ A 1 _25/ DQA_57
MV D DQ DQA1_26
DQ A 1 _26/ DQA_58
DQA1_27 G 3
DQ A 1 _27/ DQA_59
J 6
DQA1_28
DQ A 1 _28/ DQA_60
DQA1_29 J 1
Ra R12 2
DQA1_30 J 3 DQ A 1 _29/ DQA_61
DQ A 1 _30/ DQA_62
DQA1_31 J 5
*40. 2_1%_0 4
DQ A 1 _31/ DQA_63
K 2 6
J2 6 MVREFDA
MVREFS A
R12 3 C204 MV DD Q
J2 5
R12 4 * 2 43_1 % _ 04
K 2 5 MEM_ CA L RN0
*100 _04 *0 .1u _10V_X5R_0 4
Rb
MEM_ CA L RP0
MVDDQ R12 5 * 2 43_1 % _ 04
Ra R1 26
DM EM _ RS T L1 0
*40 .2_1 % _ 04
DR A M _ RST
K8
L 7 CL K TE STA
CL K TE STB
R1 27 C 205
*ROBSON XT S3
Rb
*0. 1u_ 10V_X 5 R_04
*10 0_04
r oute 50o hms sin gle- ende d/1 00oh ms d iff
a nd k eep sho rt
D ebug onl y, for cloc k ob ser vati on, if n ot need ed, DNI
CLKTEST B
DD R3/GD DR 3 Me mory Stu ff Optio n
C LKTES TA
GDDR5 DDR3
MVDDQ 1.5V 1.5V/1.8V
Ra 40.2R 40.2R
Rb 100R 100R
DDR3 Memory
Interface
M AA[12 ..0] 1 3,14
GDD R5/D DR3
K17 MAA0
MAA 0 _0/ MAA _ 0
J2 0
MAA1
MAA 0 _1/ MAA _ 1
H2 3 MAA2
MAA 0 _2/ MAA _ 2 G2 3
MAA3
MAA 0 _3/ MAA _ 3
G2 4 MAA4
MAA 0 _4/ MAA _ 4
H2 4
MAA5
MAA 0 _5/ MAA _ 5
J1 9 MAA6
MA A0_ 6/MA A0_ 6 K19 MAA7
MA A0_ 7/MA A0_ 7
J1 4 MAA8
MAA 1 _0/ MAA _ 8
K14 MAA9
MAA 1 _1/ MAA _ 9
J1 1
MAA10
MA A1_ 2/MA A_1 0 J1 3 MAA11
MA A1_ 3/MA A_1 1
H1 1
MAA12
MA A1_ 4/MA A_1 2
G1 1
MA A1_ 5/MAA_13 /BA2 J1 6 A_BA2 13 ,14
MA A1_ 6/MAA_14 /BA0 A_BA0 13 ,14
L1 5
MA A1_ 7/MAA_15 /BA1 A_BA1 13 ,14
DQ M A0_[3 ..0 ] 13
E32 DQM A0_ 0
WCKA0_0 /DQMA _ 0 E30 DQM A0_ 1
W CK A0B_0 /DQMA _ 1
A21 DQM A0_ 2
WCKA0_1 /DQMA _ 2
C2 1 DQM A0_ 3
W CK A0B_1 /DQMA _ 3 DQMA1_ [3. .0] 1 4
E13
DQM A1_ 0
WCKA1_0 /DQMA _ 4 D1 2 DQM A1_ 1
W CK A1B_0 /DQMA _ 5
E3
DQM A1_ 2
WCKA1_1 /DQMA _ 6
F4 DQM A1_ 3
W CK A1B_1 /DQMA _ 7
QSA0_[ 3.. 0] 1 3
H2 8 QSA 0 _0
EDCA0_ 0/RD QSA _ 0
C2 7
QSA 0 _1
EDCA0_ 1/RD QSA _ 1
A23 QSA 0 _2
EDCA0_ 2/RD QSA _ 2 E19 QSA 0 _3
EDCA0_ 3/RD QSA _ 3 QSA 1 _[3 ..0 ] 14
E15 QSA 1 _0
EDCA1_ 0/RD QSA _ 4
D1 0 QSA 1 _1
EDCA1_ 1/RD QSA _ 5
D6
QSA 1 _2
EDCA1_ 2/RD QSA _ 6
G5 QSA 1 _3
EDCA1_ 3/RD QSA _ 7
H2 7 QSA 0 _0B
DDBI A 0_ 0/WD QSA _ 0 A27 QSA0_0 B 13
QSA 0 _1B
DDBI A 0_ 1/WD QSA _ 1 QSA0_1 B 13
C2 3 QSA 0 _2B
DDBI A 0_ 2/WD QSA _ 2 QSA0_2 B 13
C1 9
QSA 0 _3B
DDBI A 0_ 3/WD QSA _ 3 QSA0_3 B 13
C1 5 QSA 1 _0B
DDBI A 1_ 0/WD QSA _ 4 E9 QSA 1 _1B QSA1_0 B 14
DDBI A 1_ 1/WD QSA _ 5 QSA1_1 B 14
C5 QSA 1 _2B
DDBI A 1_ 2/WD QSA _ 6 QSA1_2 B 14
H4 QSA 1 _3B
DDBI A 1_ 3/WD QSA _ 7 QSA1_3 B 14
L1 8 ODTA0
ADB I A0/OD TA0 ODTA 0 13
K16
ODTA1
ADB I A1/OD TA1 ODTA 1 14
H2 6
CLKA0
C LKA 0 13
CLKA0
H2 5 CLKA0#
CLKA0B C LKA 0 # 13
G9 CLKA1
C LKA 1 14
CLKA1 H9 CLKA1#
C LKA 1 # 14
CLKA1B
G2 2 RAS A0#
R A SA0B R A SA0# 13
G1 7
RAS A1#
R A SA1# 14
R A SA1B
G1 9
CAS A0#
C A SA0# 13
C A SA0B
G1 6 CAS A1#
C A SA1# 14
C A SA1B
H2 2 CSA 0 b_0
CSA 0 B _ 0 C S A0b _0 13
J2 2
CSA 0 B _ 1
G1 3 CSA 1 b_0
C S A1b _0 14
CSA 1 B _ 0
K13
CSA 1 B _ 1
K20
CKE A0
CKEA 0 13
CKEA0 J1 7 CKE A1
CKEA 1 14
CKEA1
G2 5 WE A0#
WEA0# 13
WEA0B H1 0
WE A1#
WEA1# 14
WEA1B
G DDR5 /DD R3
G2 0 MAA 1 3
MA A0_ 8/MA A_1 3 G1 4 MA A13 13 ,14
MAA 1 _8
M AA1_8 _RSVD
T9 7
25mm (max) 5 mm (max) 25mm (ma x)
D M E M_RST
RSE R 1
*10 _04 1 0.0 *49. 9_1 % _ 04
RPD1 CSHUNT1
*4.99 K _ 1%_04
*040 2_12 0pF_50 V _ 5%
Place all these components very close to GPU (Within
25mm) and keep all component close to each Other (within
*0.1u _10 V _ X 5R_ 04
C2 06 R 128 * 5 1.1 _1%_04
5mm) except Rser2
C2 07 R 129 This basi c topo logy s hould be use d for DRAM_ RST fo r DDR3 /GDDR5 .Thes e
*0. 1u_1 0V_X 5R _04 *51. 1_1 % _0 4
Capa citor s and Resist or val ues ar e an exampl e only . The Series R an d
|| C ap va lues w ill de pend o n the DRAM load a nd wil l have to be
calc ulate d for diffe rent M emory ,DRAM Load and bo ard
Sign al Sp ec.
RSER2
M EM_RST 13, 14
t o pass Rese t