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LG 55UB9500-UA Service Manual page 47

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IC12000
LG1512D
V13
DDR0_A[0]
M0_DDR_A0_D14
V15
DDR0_A[1]
M0_DDR_A1_D14
V11
DDR0_A[2]
M0_DDR_A2_D14
V9
DDR0_A[3]
M0_DDR_A3_D14
W17
DDR0_A[4]
M0_DDR_A4_D14
W9
M0_DDR_A5_D14
DDR0_A[5]
W16
DDR0_A[6]
M0_DDR_A6_D14
V10
M0_DDR_A7_D14
DDR0_A[7]
V17
DDR0_A[8]
M0_DDR_A8_D14
V12
M0_DDR_A9_D14
DDR0_A[9]
W18
DDR0_A[10]
M0_DDR_A10_D14
W15
M0_DDR_A11_D14
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W14
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W11
DDR0_A[13]
M0_DDR_A13_D14
V16
DDR0_A[14]
V14
DDR0_A[15]
W8
DDR0_BA[0]
M0_DDR_BA0_D14
V18
M0_DDR_BA1_D14
DDR0_BA[1]
W12
DDR0_BA[2]
M0_DDR_BA2_D14
Y17
DDR0_U_CK
M0_U_CLK_D14
AA17
M0_U_CLKN_D14
DDR0_U_CK_N
Y8
DDR0_D_CK
M0_D_CLK_D14
AA8
M0_D_CLKN_D14
DDR0_D_CK_N
W13
DDR0_CKE
M0_DDR_CKE_D14
V7
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M0_DDR_ODT_D14
W6
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M0_DDR_RASN_D14
W7
M0_DDR_CASN_D14
DDR0_CAS_N
V8
DDR0_WE_N
M0_DDR_WEN_D14
W10
DDR0_RST_N
M0_DDR_RESET_N_D14
V6
240
R12108
DDR0_ZQ_CALIB
1%
AA7
DDR0_DQS[0]
M0_DDR_DQS0_D14
Y7
DDR0_DQS_N[0]
M0_DDR_DQS_N0_D14
AA9
DDR0_DQS[1]
M0_DDR_DQS1_D14
AB9
DDR0_DQS_N[1]
M0_DDR_DQS_N1_D14
AA16
DDR0_DQS[2]
M0_DDR_DQS2_D14
Y16
DDR0_DQS_N[2]
M0_DDR_DQS_N2_D14
AA18
M0_DDR_DQS3_D14
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AB18
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M0_DDR_DQS_N3_D14
AB10
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M0_DDR_DM0_D14
AB7
M0_DDR_DM1_D14
DDR0_DM[1]
AB19
DDR0_DM[2]
M0_DDR_DM2_D14
AB16
M0_DDR_DM3_D14
DDR0_DM[3]
AA5
M0_DDR_DQ0_D14
DDR0_DQ[0]
AA12
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DDR0_DQ[1]
Y4
M0_DDR_DQ2_D14
DDR0_DQ[2]
Y11
M0_DDR_DQ3_D14
DDR0_DQ[3]
AB4
M0_DDR_DQ4_D14
DDR0_DQ[4]
AB12
M0_DDR_DQ5_D14
DDR0_DQ[5]
AA4
M0_DDR_DQ6_D14
DDR0_DQ[6]
Y12
M0_DDR_DQ7_D14
DDR0_DQ[7]
AA11
M0_DDR_DQ8_D14
DDR0_DQ[8]
AA6
M0_DDR_DQ9_D14
DDR0_DQ[9]
Y10
M0_DDR_DQ10_D14
DDR0_DQ[10]
Y5
M0_DDR_DQ11_D14
DDR0_DQ[11]
Y9
M0_DDR_DQ12_D14
DDR0_DQ[12]
AB6
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DDR0_DQ[13]
AA10
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DDR0_DQ[14]
Y6
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AA14
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Y13
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AA21
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AB21
M0_DDR_DQ21_D14
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AA13
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Y21
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AA20
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DDR0_DQ[24]
AA15
M0_DDR_DQ25_D14
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Y19
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DDR0_DQ[26]
Y14
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DDR0_DQ[27]
Y18
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AB15
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AA19
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DDR0_DQ[30]
Y15
M0_DDR_DQ31_D14
DDR0_DQ[31]
VDDC15_D14
M1_DDR_CKE_D14
R12107
R12101
10K
10K
M1_DDR_RESET_N_D14
M1_D_CLK_D14
M1_U_CLK_D14
M1_D_CLKN_D14
M1_U_CLKN_D14
VDDC15_D14
VDDC15_D14
VDDC15_D14
M1_1_DDR_VREFCA_D14
M1_DDR_VREFCA_D14
THE
SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE
SYMBOL MARK OF THE SCHEMETIC.
Copyright ⓒ 2014 LG Electronics. Inc. All right reserved.
Only for training and service purposes
VDDC15_D14
M0_DDR_CKE_D14
R12120
R12112
10K
10K
M0_DDR_RESET_N_D14
M0_D_CLK_D14
M0_U_CLK_D14
M0_D_CLKN_D14
M0_U_CLKN_D14
VDDC15_D14
VDDC15_D14
VDDC15_D14
M0_1_DDR_VREFCA_D14
M0_DDR_VREFCA_D14
M0_DDR_VREFDQ_D14
IC12000
LG1512D
L5
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N5
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J5
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G5
DDR1_A[3]
T4
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H4
DDR1_A[5]
R4
DDR1_A[6]
H5
DDR1_A[7]
R5
DDR1_A[8]
K5
DDR1_A[9]
U4
DDR1_A[10]
P4
DDR1_A[11]
N4
DDR1_A[12]
K4
DDR1_A[13]
P5
DDR1_A[14]
M5
DDR1_A[15]
G4
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T5
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L4
DDR1_BA[2]
T3
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T2
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G3
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G2
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M4
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E5
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E4
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F4
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F5
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J4
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U5
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F3
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H2
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H1
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R3
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U2
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U1
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J1
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F1
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V1
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R1
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D2
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L2
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C3
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K3
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C1
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L1
DDR1_DQ[5]
C2
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L3
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K2
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E2
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J3
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D3
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H3
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E1
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J2
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E3
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N2
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VDDC15_D14
W3
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M3
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DDR1_DQ[18]
Y2
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M1
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Y1
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M2
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Y3
DDR1_DQ[23]
W2
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P2
DDR1_DQ[25]
V3
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N3
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P1
DDR1_DQ[29]
V2
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P3
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H5TQ1G63EFR-PBC
N3
M0_DDR_A0_D14
A0
P7
M0_DDR_A1_D14
A1
P3
M0_DDR_A2_D14
A2
N2
M0_DDR_A3_D14
A3
P8
M0_DDR_A4_D14
A4
P2
M0_DDR_A5_D14
A5
R8
M0_DDR_A6_D14
A6
R2
M0_DDR_A7_D14
A7
T8
M0_DDR_A8_D14
A8
R3
M0_DDR_A9_D14
A9
L7
M0_DDR_A10_D14
A10/AP
R7
M0_DDR_A11_D14
A11
N7
M0_DDR_A12_D14
A12/BC
T3
M0_DDR_A13_D14
NC_7
M7
NC_5
M2
M0_DDR_BA0_D14
BA0
N8
M0_DDR_BA1_D14
BA1
VDDC15_D14
M3
M0_DDR_BA2_D14
BA2
M0_1_DDR_VREFDQ_D14
J7
M0_D_CLK_D14
CK
K7
M0_D_CLKN_D14
CK
K9
M0_DDR_CKE_D14
CKE
L2
CS
K1
M0_DDR_ODT_D14
ODT
J3
M0_DDR_RASN_D14
RAS
K3
M0_DDR_CASN_D14
CAS
L3
M0_DDR_WEN_D14
WE
T2
M0_DDR_RESET_N_D14
RESET
F3
M0_DDR_DQS0_D14
DQSL
G3
M0_DDR_DQS_N0_D14
DQSL
C7
M0_DDR_DQS1_D14
DQSU
B7
M0_DDR_DQS_N1_D14
DQSU
E7
M0_DDR_DM0_D14
DML
D3
M0_DDR_DM1_D14
DMU
E3
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DQL0
F7
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DQL1
F2
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DQL2
F8
M1_DDR_A1_D14
M0_DDR_DQ3_D14
DQL3
H3
M1_DDR_A2_D14
M0_DDR_DQ4_D14
DQL4
H8
M1_DDR_A3_D14
M0_DDR_DQ5_D14
DQL5
G2
M1_DDR_A4_D14
M0_DDR_DQ6_D14
DQL6
H7
M1_DDR_A5_D14
M0_DDR_DQ7_D14
DQL7
M1_DDR_A6_D14
D7
M1_DDR_A7_D14
M0_DDR_DQ8_D14
DQU0
C3
M1_DDR_A8_D14
M0_DDR_DQ9_D14
DQU1
C8
M1_DDR_A9_D14
M0_DDR_DQ10_D14
DQU2
C2
M1_DDR_A10_D14
M0_DDR_DQ11_D14
DQU3
A7
M1_DDR_A11_D14
M0_DDR_DQ12_D14
DQU4
A2
M1_DDR_A12_D14
M0_DDR_DQ13_D14
DQU5
B8
M1_DDR_A13_D14
M0_DDR_DQ14_D14
DQU6
A3
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DQU7
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M1_DDR_BA1_D14
M1_DDR_BA2_D14
IC12100
M1_U_CLK_D14
H5TQ1G63EFR-PBC
M1_U_CLKN_D14
M1_D_CLK_D14
M1_D_CLKN_D14
N3
M1_DDR_CKE_D14
M1_DDR_A0_D14
A0
P7
M1_DDR_A1_D14
A1
P3
M1_DDR_ODT_D14
M1_DDR_A2_D14
A2
N2
M1_DDR_RASN_D14
M1_DDR_A3_D14
A3
P8
M1_DDR_CASN_D14
M1_DDR_A4_D14
A4
P2
M1_DDR_WEN_D14
M1_DDR_A5_D14
A5
R8
M1_DDR_A6_D14
A6
R2
M1_DDR_RESET_N_D14
M1_DDR_A7_D14
A7
T8
M1_DDR_A8_D14
A8
R12123
R3
240
M1_DDR_A9_D14
A9
L7
1%
M1_DDR_A10_D14
A10/AP
R7
M1_DDR_DQS0_D14
M1_DDR_A11_D14
A11
N7
M1_DDR_DQS_N0_D14
M1_DDR_A12_D14
A12/BC
T3
M1_DDR_DQS1_D14
M1_DDR_A13_D14
NC_7
M1_DDR_DQS_N1_D14
M7
M1_DDR_DQS2_D14
NC_5
M1_DDR_DQS_N2_D14
M2
M1_DDR_DQS3_D14
M1_DDR_BA0_D14
BA0
N8
M1_DDR_DQS_N3_D14
M1_DDR_BA1_D14
BA1
M3
M1_DDR_BA2_D14
BA2
M1_DDR_DM0_D14
J7
M1_DDR_DM1_D14
M1_D_CLK_D14
CK
K7
M1_DDR_DM2_D14
M1_D_CLKN_D14
CK
K9
M1_DDR_DM3_D14
M1_DDR_CKE_D14
CKE
L2
M1_DDR_DQ0_D14
CS
K1
M1_DDR_DQ1_D14
M1_DDR_ODT_D14
ODT
J3
M1_DDR_DQ2_D14
M1_DDR_RASN_D14
RAS
K3
M1_DDR_DQ3_D14
M1_DDR_CASN_D14
CAS
L3
M1_DDR_DQ4_D14
M1_DDR_WEN_D14
WE
M1_DDR_DQ5_D14
T2
M1_DDR_DQ6_D14
M1_DDR_RESET_N_D14
RESET
M1_DDR_DQ7_D14
M1_DDR_DQ8_D14
F3
M1_DDR_DQ9_D14
M1_DDR_DQS0_D14
DQSL
G3
M1_DDR_DQ10_D14
M1_DDR_DQS_N0_D14
DQSL
M1_DDR_DQ11_D14
C7
M1_DDR_DQ12_D14
M1_DDR_DQS1_D14
DQSU
B7
M1_DDR_DQ13_D14
M1_DDR_DQS_N1_D14
DQSU
M1_DDR_DQ14_D14
E7
M1_DDR_DQ15_D14
M1_DDR_DM0_D14
DML
D3
M1_DDR_DQ16_D14
M1_DDR_DM1_D14
DMU
M1_DDR_DQ17_D14
E3
M1_DDR_DQ18_D14
M1_DDR_DQ0_D14
DQL0
F7
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M1_DDR_DQ1_D14
DQL1
F2
M1_DDR_DQ20_D14
M1_DDR_DQ2_D14
DQL2
F8
M1_DDR_DQ21_D14
M1_DDR_DQ3_D14
DQL3
H3
M1_DDR_DQ22_D14
M1_DDR_DQ4_D14
DQL4
H8
M1_DDR_DQ23_D14
M1_DDR_DQ5_D14
DQL5
G2
M1_DDR_DQ24_D14
M1_DDR_DQ6_D14
DQL6
H7
M1_DDR_DQ25_D14
M1_DDR_DQ7_D14
DQL7
M1_DDR_DQ26_D14
D7
M1_DDR_DQ27_D14
M1_DDR_DQ8_D14
DQU0
C3
M1_DDR_DQ28_D14
M1_DDR_DQ9_D14
DQU1
C8
M1_DDR_DQ29_D14
M1_DDR_DQ10_D14
DQU2
C2
M1_DDR_DQ30_D14
M1_DDR_DQ11_D14
DQU3
A7
M1_DDR_DQ31_D14
M1_DDR_DQ12_D14
DQU4
A2
M1_DDR_DQ13_D14
DQU5
B8
M1_DDR_DQ14_D14
DQU6
A3
M1_DDR_DQ15_D14
DQU7
IC12101
M0_DDR_VREFCA_D14
DDR3
M0_DDR_VREFDQ_D14
1Gbit
M8
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VREFCA
(x16)
M0_DDR_A1_D14
M0_DDR_A2_D14
H1
VREFDQ
M0_DDR_A3_D14
M0_DDR_A4_D14
VDDC15_D14
R12127
M0_DDR_A5_D14
L8
ZQ
M0_DDR_A6_D14
240
M0_DDR_A7_D14
1%
M0_DDR_A8_D14
B2
M0_DDR_A9_D14
VDD_1
D9
VDD_2
M0_DDR_A10_D14
G7
M0_DDR_A11_D14
VDD_3
K2
VDD_4
M0_DDR_A12_D14
K8
M0_DDR_A13_D14
VDD_5
N1
VDD_6
N9
VDD_7
R1
VDD_8
R9
VDD_9
M0_DDR_BA0_D14
M0_DDR_BA1_D14
M0_DDR_BA2_D14
A1
VDDQ_1
A8
VDDQ_2
M0_U_CLK_D14
C1
M0_U_CLKN_D14
VDDQ_3
C9
VDDQ_4
M0_DDR_CKE_D14
D2
VDDQ_5
E9
VDDQ_6
F1
M0_DDR_ODT_D14
VDDQ_7
H2
0.1uF
C12110
VDDQ_8
M0_DDR_RASN_D14
H9
C12111
0.1uF
M0_DDR_CASN_D14
VDDQ_9
M0_DDR_WEN_D14
J1
NC_1
J9
NC_2
M0_DDR_RESET_N_D14
L1
NC_3
L9
NC_4
T7
NC_6
M0_DDR_DQS2_D14
M0_DDR_DQS_N2_D14
A9
M0_DDR_DQS3_D14
VSS_1
B3
VSS_2
M0_DDR_DQS_N3_D14
E1
VSS_3
G8
VSS_4
M0_DDR_DM2_D14
J2
VSS_5
M0_DDR_DM3_D14
J8
VSS_6
M1
VSS_7
M0_DDR_DQ16_D14
M9
VSS_8
M0_DDR_DQ17_D14
P1
VSS_9
M0_DDR_DQ18_D14
P9
M0_DDR_DQ19_D14
VSS_10
T1
VSS_11
M0_DDR_DQ20_D14
T9
M0_DDR_DQ21_D14
VSS_12
M0_DDR_DQ22_D14
M0_DDR_DQ23_D14
B1
VSSQ_1
B9
M0_DDR_DQ24_D14
VSSQ_2
D1
VSSQ_3
M0_DDR_DQ25_D14
D8
VSSQ_4
M0_DDR_DQ26_D14
E2
VSSQ_5
M0_DDR_DQ27_D14
E8
VSSQ_6
M0_DDR_DQ28_D14
F9
M0_DDR_DQ29_D14
VSSQ_7
G1
VSSQ_8
M0_DDR_DQ30_D14
G9
M0_DDR_DQ31_D14
VSSQ_9
M1_DDR_VREFCA_D14
DDR3
M1_DDR_VREFDQ_D14
M8
1Gbit
VREFCA
M1_DDR_A0_D14
(x16)
M1_DDR_A1_D14
H1
M1_DDR_A2_D14
VREFDQ
M1_DDR_A3_D14
VDDC15_D14
M1_DDR_A4_D14
R12126
L8
M1_DDR_A5_D14
ZQ
M1_DDR_A6_D14
240
1%
M1_DDR_A7_D14
B2
M1_DDR_A8_D14
VDD_1
D9
M1_DDR_A9_D14
VDD_2
G7
M1_DDR_A10_D14
VDD_3
K2
M1_DDR_A11_D14
VDD_4
K8
M1_DDR_A12_D14
VDD_5
N1
M1_DDR_A13_D14
VDD_6
N9
VDD_7
R1
VDD_8
R9
VDD_9
M1_DDR_BA0_D14
M1_DDR_BA1_D14
A1
M1_DDR_BA2_D14
VDDQ_1
A8
VDDQ_2
C1
M1_U_CLK_D14
VDDQ_3
C9
M1_U_CLKN_D14
VDDQ_4
D2
M1_DDR_CKE_D14
VDDQ_5
E9
VDDQ_6
F1
VDDQ_7
H2
C12108
0.1uF
M1_DDR_ODT_D14
VDDQ_8
H9
0.1uF
M1_DDR_RASN_D14
C12109
VDDQ_9
M1_DDR_CASN_D14
J1
M1_DDR_WEN_D14
NC_1
J9
NC_2
L1
M1_DDR_RESET_N_D14
NC_3
L9
NC_4
T7
NC_6
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M1_DDR_DQS_N2_D14
A9
VSS_1
B3
M1_DDR_DQS3_D14
VSS_2
E1
M1_DDR_DQS_N3_D14
VSS_3
G8
VSS_4
J2
M1_DDR_DM2_D14
VSS_5
M1_DDR_DM3_D14
J8
VSS_6
M1
VSS_7
M9
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VSS_8
P1
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VSS_9
P9
M1_DDR_DQ18_D14
VSS_10
T1
M1_DDR_DQ19_D14
VSS_11
T9
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VSS_12
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M1_DDR_DQ22_D14
B1
M1_DDR_DQ23_D14
VSSQ_1
B9
VSSQ_2
D1
M1_DDR_DQ24_D14
VSSQ_3
D8
M1_DDR_DQ25_D14
VSSQ_4
E2
M1_DDR_DQ26_D14
VSSQ_5
E8
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VSSQ_6
F9
M1_DDR_DQ28_D14
VSSQ_7
G1
M1_DDR_DQ29_D14
VSSQ_8
G9
M1_DDR_DQ30_D14
VSSQ_9
M1_DDR_DQ31_D14
IC12103
M0_1_DDR_VREFCA_D14
H5TQ1G63EFR-PBC
M0_1_DDR_VREFDQ_D14
DDR3
N3
M8
1Gbit
A0
VREFCA
P7
A1
(x16)
P3
A2
N2
H1
A3
VREFDQ
P8
A4
P2
VDDC15_D14
A5
R12129
R8
L8
A6
ZQ
R2
240
A7
1%
T8
A8
R3
B2
A9
VDD_1
L7
D9
A10/AP
VDD_2
R7
G7
A11
VDD_3
N7
K2
A12/BC
VDD_4
T3
K8
NC_7
VDD_5
N1
VDD_6
M7
N9
NC_5
VDD_7
R1
VDD_8
M2
R9
BA0
VDD_9
N8
BA1
M3
BA2
A1
VDDQ_1
J7
A8
CK
VDDQ_2
K7
C1
CK
VDDQ_3
K9
C9
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
CS
VDDQ_6
K1
F1
ODT
VDDQ_7
J3
H2
0.1uF
C12114
RAS
VDDQ_8
K3
H9
0.1uF
C12115
CAS
VDDQ_9
L3
WE
J1
NC_1
T2
J9
RESET
NC_2
L1
NC_3
L9
NC_4
F3
T7
DQSL
NC_6
G3
DQSL
C7
A9
DQSU
VSS_1
B7
B3
DQSU
VSS_2
E1
VSS_3
E7
G8
DML
VSS_4
D3
J2
DMU
VSS_5
J8
VSS_6
E3
M1
DQL0
VSS_7
F7
M9
DQL1
VSS_8
F2
P1
DQL2
VSS_9
F8
P9
DQL3
VSS_10
H3
T1
DQL4
VSS_11
H8
T9
DQL5
VSS_12
G2
DQL6
H7
DQL7
B1
VSSQ_1
D7
B9
DQU0
VSSQ_2
C3
D1
DQU1
VSSQ_3
C8
D8
DQU2
VSSQ_4
C2
E2
DQU3
VSSQ_5
A7
E8
DQU4
VSSQ_6
A2
F9
DQU5
VSSQ_7
B8
G1
DQU6
VSSQ_8
A3
G9
DQU7
VSSQ_9
IC12102
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H5TQ1G63EFR-PBC
M1_1_DDR_VREFDQ_D14
DDR3
N3
M8
A0
1Gbit
VREFCA
P7
A1
(x16)
P3
A2
N2
H1
A3
VREFDQ
P8
A4
P2
VDDC15_D14
A5
R12128
R8
L8
A6
ZQ
R2
240
A7
1%
T8
A8
R3
B2
A9
VDD_1
L7
D9
A10/AP
VDD_2
R7
G7
A11
VDD_3
N7
K2
A12/BC
VDD_4
T3
K8
NC_7
VDD_5
N1
VDD_6
M7
N9
NC_5
VDD_7
R1
VDD_8
M2
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BA0
VDD_9
N8
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M3
BA2
A1
VDDQ_1
J7
A8
CK
VDDQ_2
K7
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CK
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K9
C9
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
CS
VDDQ_6
K1
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ODT
VDDQ_7
J3
H2
C12112
0.1uF
RAS
VDDQ_8
K3
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0.1uF
C12113
CAS
VDDQ_9
L3
WE
J1
NC_1
T2
J9
RESET
NC_2
L1
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NC_6
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DQSL
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BSD-14Y-UD-121-HD
2013.12.17
D14_DDR
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