Table of Contents
Advertisement
IC100
LGE5331(LM15U)
F21
G33
M0_DDR_A0
A_A0
B_A0
M1_DDR_A0
C21
J36
M0_DDR_A1
M1_DDR_A1
A_A1
B_A1
E21
H34
M0_DDR_A2
M1_DDR_A2
A_A2
B_A2
F22
J32
M0_DDR_A3
A_A3
B_A3
M1_DDR_A3
B22
J35
M0_DDR_A4
A_A4
B_A4
M1_DDR_A4
E22
H33
M0_DDR_A5
A_A5
B_A5
M1_DDR_A5
A21
J37
M0_DDR_A6
A_A6
B_A6
M1_DDR_A6
D21
G36
M0_DDR_A7
M1_DDR_A7
A_A7
B_A7
C20
H37
M0_DDR_A8
M1_DDR_A8
A_A8
B_A8
E20
F35
M0_DDR_A9
A_A9
B_A9
M1_DDR_A9
B23
K35
M0_DDR_A10
A_A10
B_A10
M1_DDR_A10
B21
H35
M0_DDR_A11
A_A11
B_A11
M1_DDR_A11
D24
K34
M0_DDR_A12
A_A12
B_A12
M1_DDR_A12
F20
F36
M0_DDR_A13
A_A13
B_A13
M1_DDR_A13
B20
H36
M0_DDR_A14
M1_DDR_A14
A_A14
B_A14
E24
L33
M0_DDR_A15
M1_DDR_A15
A_A15
B_A15
E23
K33
M0_DDR_BA0
A_BA0
B_BA0
M1_DDR_BA0
C22
K36
M0_DDR_BA1
A_BA1
B_BA1
M1_DDR_BA1
F23
J33
M0_DDR_BA2
A_BA2
B_BA2
M1_DDR_BA2
G26
M33
M0_DDR_RASN
A_RASZ
B_RASZ
M1_DDR_RASN
F25
M32
M0_DDR_CASN
M1_DDR_CASN
A_CASZ
B_CASZ
E25
K32
M0_DDR_WEN
M1_DDR_WEN
A_WEZ
B_WEZ
F24
L32
M0_DDR_ODT
A_ODT
B_ODT
M1_DDR_ODT
C23
L36
M0_DDR_CKE
A_CKE
B_CKE
M1_DDR_CKE
F19
F37
M0_DDR_RESET_N_1
A_RST
B_RST
M1_DDR_RESET_N_1
A24
M37
M0_D_CLK
A_MCLK
B_MCLK
M1_D_CLK
B24
L35
M0_D_CLKN
A_MCLKZ
B_MCLKZ
M1_D_CLKN
E19
F34
M0_DDR_CS1
M1_DDR_CS1
A_CSB1
B_CSB1
D19
E37
M0_DDR_CS2
A_CSB2
B_CSB2
M1_DDR_CS2
C27
R36
M0_DDR_DQ0
A_DQ[0]
B_DQ[0]
M1_DDR_DQ0
B26
N35
M0_DDR_DQ1
A_DQ[1]
B_DQ[1]
M1_DDR_DQ1
B28
R35
M0_DDR_DQ2
A_DQ[2]
B_DQ[2]
M1_DDR_DQ2
C25
N36
M0_DDR_DQ3
M1_DDR_DQ3
A_DQ[3]
B_DQ[3]
B29
T35
M0_DDR_DQ4
M1_DDR_DQ4
A_DQ[4]
B_DQ[4]
C24
M36
M0_DDR_DQ5
M1_DDR_DQ5
A_DQ[5]
B_DQ[5]
C28
T36
M0_DDR_DQ6
A_DQ[6]
B_DQ[6]
M1_DDR_DQ6
B25
M35
M0_DDR_DQ7
A_DQ[7]
B_DQ[7]
M1_DDR_DQ7
C26
P36
M0_DDR_DM0
A_DQM[0]
B_DQM[0]
M1_DDR_DM0
A27
R37
M0_DDR_DQS0
A_DQS[0]
B_DQS[0]
M1_DDR_DQS0
B27
P35
M0_DDR_DQS_N0
M1_DDR_DQS_N0
A_DQSB[0]
B_DQSB[0]
D27
N32
M1_DDR_DQ8
M0_DDR_DQ8
A_DQ[8]/DQU0
B_DQ[8]/DQU0
D30
T34
M0_DDR_DQ9
A_DQ[9]/DQU1
B_DQ[9]/DQU1
M1_DDR_DQ9
E26
N33
M0_DDR_DQ10
A_DQ[10]/DQU2
B_DQ[10]/DQU2
M1_DDR_DQ10
D31
T32
M0_DDR_DQ11
A_DQ[11]/DQU3
B_DQ[11]/DQU3
M1_DDR_DQ11
F27
P33
M0_DDR_DQ12
M1_DDR_DQ12
A_DQ[12]/DQU4
B_DQ[12]/DQU4
E30
U33
M0_DDR_DQ13
M1_DDR_DQ13
A_DQ[13]/DQU5
B_DQ[13]/DQU5
D26
N34
M0_DDR_DQ14
M1_DDR_DQ14
A_DQ[14]/DQU6
B_DQ[14]/DQU6
E29
T33
M0_DDR_DQ15
A_DQ[15]/DQU7
B_DQ[15]/DQU7
M1_DDR_DQ15
E28
R33
M0_DDR_DM1
A_DQM[1]
B_DQM[1]
M1_DDR_DM1
D28
R32
M0_DDR_DQS1
A_DQS[1]
B_DQS[1]
M1_DDR_DQS1
E27
P32
M0_DDR_DQS_N1
A_DQSB[1]
B_DQSB[1]
M1_DDR_DQS_N1
C32
Y36
M0_DDR_DQ16
A_DQ[16]/DQL0
B_DQ[16]/DQL0
M1_DDR_DQ16
C30
V36
M0_DDR_DQ17
A_DQ[17]/DQL1
B_DQ[17]/DQL1
M1_DDR_DQ17
B33
Y35
M0_DDR_DQ18
A_DQ[18]/DQL2
B_DQ[18]/DQL2
M1_DDR_DQ18
A30
V37
M0_DDR_DQ19
A_DQ[19]/DQL3
B_DQ[19]/DQL3
M1_DDR_DQ19
C33
AA36
M0_DDR_DQ20
A_DQ[20]/DQL4
B_DQ[20]/DQL4
M1_DDR_DQ20
C29
U36
M0_DDR_DQ21
M1_DDR_DQ21
A_DQ[21]/DQL5
B_DQ[21]/DQL5
A33
AA37
M0_DDR_DQ22
M1_DDR_DQ22
A_DQ[22]/DQL6
B_DQ[22]/DQL6
B30
U35
M0_DDR_DQ23
M1_DDR_DQ23
A_DQ[23]/DQL7
B_DQ[23]/DQL7
B31
V35
M0_DDR_DM2
A_DQM[2]
B_DQM[2]
M1_DDR_DM2
B32
W35
M0_DDR_DQS2
A_DQS[2]
B_DQS[2]
M1_DDR_DQS2
C31
W36
M0_DDR_DQS_N2
A_DQSB[2]
B_DQSB[2]
M1_DDR_DQS_N2
E33
W33
M0_DDR_DQ24
M1_DDR_DQ24
A_DQ[24]/DQU0
B_DQ[24]/DQU0
C35
AA32
M0_DDR_DQ25
M1_DDR_DQ25
A_DQ[25]/DQU1
B_DQ[25]/DQU1
E31
U32
M0_DDR_DQ26
A_DQ[26]/DQU2
B_DQ[26]/DQU2
M1_DDR_DQ26
D35
AA34
M0_DDR_DQ27
A_DQ[27]/DQU3
B_DQ[27]/DQU3
M1_DDR_DQ27
D33
V33
M0_DDR_DQ28
A_DQ[28]/DQU4
B_DQ[28]/DQU4
M1_DDR_DQ28
D34
AA33
M0_DDR_DQ29
A_DQ[29]/DQU5
B_DQ[29]/DQU5
M1_DDR_DQ29
E32
V32
M0_DDR_DQ30
M1_DDR_DQ30
A_DQ[30]/DQU6
B_DQ[30]/DQU6
C34
Y32
M0_DDR_DQ31
M1_DDR_DQ31
A_DQ[31]/DQU7
B_DQ[31]/DQU7
B35
W32
M0_DDR_DM3
A_DQM[3]
B_DQM[3]
M1_DDR_DM3
A35
Y33
M0_DDR_DQS3
A_DQS[3]
B_DQS[3]
M1_DDR_DQS3
B34
W34
M0_DDR_DQS_N3
A_DQSB[3]
B_DQSB[3]
M1_DDR_DQS_N3
AM34
M2_DDR_A0
C_A0
AR35
C_A1
M2_DDR_A1
AP34
C_A2
M2_DDR_A2
AM33
C_A3
M2_DDR_A3
AT34
C_A4
M2_DDR_A4
AN33
C_A5
M2_DDR_A5
AU35
M2_DDR_A6
C_A6
AR36
M2_DDR_A7
C_A7
AU36
C_A8
M2_DDR_A8
AR37
C_A9
M2_DDR_A9
AT33
C_A10
M2_DDR_A10
AT35
C_A11
M2_DDR_A11
AP31
M2_DDR_A12
C_A12
AP35
M2_DDR_A13
C_A13
AT37
C_A14
M2_DDR_A14
AN31
C_A15
M2_DDR_A15
AN32
C_BA0
M2_DDR_BA0
AR34
C_BA1
M2_DDR_BA1
AM32
C_BA2
M2_DDR_BA2
AM29
M2_DDR_RASN
C_RASZ
AM30
M2_DDR_CASN
C_CASZ
AN30
C_WEZ
M2_DDR_WEN
AM31
C_ODT
M2_DDR_ODT
AR33
C_CKE
M2_DDR_CKE
AP37
C_RST
M2_DDR_RESET_N_1
AU32
M2_D_CLK
C_MCLK
AT32
M2_D_CLKN
C_MCLKZ
AN34
C_CSB1
M2_DDR_CS1
AP36
C_CSB2
M2_DDR_CS2
AR29
C_DQ[0]
M2_DDR_DQ0
AT30
C_DQ[1]
M2_DDR_DQ1
AT28
M2_DDR_DQ2
C_DQ[2]
AR31
M2_DDR_DQ3
C_DQ[3]
AT27
M2_DDR_DQ4
C_DQ[4]
AR32
C_DQ[5]
M2_DDR_DQ5
AR28
C_DQ[6]
M2_DDR_DQ6
AT31
C_DQ[7]
M2_DDR_DQ7
AR30
M2_DDR_DM0
C_DQM[0]
AU29
M2_DDR_DQS0
C_DQS[0]
AT29
C_DQSB[0]
M2_DDR_DQS_N0
AN27
C_DQ[8]/DQU0
M2_DDR_DQ8
AP25
C_DQ[9]/DQU1
M2_DDR_DQ9
AN29
C_DQ[10]/DQU2
M2_DDR_DQ10
AN24
M2_DDR_DQ11
C_DQ[11]/DQU3
AN28
M2_DDR_DQ12
C_DQ[12]/DQU4
AN25
M2_DDR_DQ13
C_DQ[13]/DQU5
AP28
C_DQ[14]/DQU6
M2_DDR_DQ14
AN26
C_DQ[15]/DQU7
M2_DDR_DQ15
AM26
C_DQM[1]
M2_DDR_DM1
AM27
M2_DDR_DQS1
C_DQS[1]
AM28
M2_DDR_DQS_N1
C_DQSB[1]
AR24
C_DQ[16]/DQL0
M2_DDR_DQ16
AR26
C_DQ[17]/DQL1
M2_DDR_DQ17
AT23
C_DQ[18]/DQL2
M2_DDR_DQ18
AU26
C_DQ[19]/DQL3
M2_DDR_DQ19
AR23
M2_DDR_DQ20
C_DQ[20]/DQL4
AR27
M2_DDR_DQ21
C_DQ[21]/DQL5
AU23
M2_DDR_DQ22
C_DQ[22]/DQL6
AT26
C_DQ[23]/DQL7
M2_DDR_DQ23
AT25
C_DQM[2]
M2_DDR_DM2
AT24
C_DQS[2]
M2_DDR_DQS2
AR25
M2_DDR_DQS_N2
C_DQSB[2]
AN23
M2_DDR_DQ24
C_DQ[24]/DQU0
AN21
C_DQ[25]/DQU1
M2_DDR_DQ25
AM25
C_DQ[26]/DQU2
M2_DDR_DQ26
AM21
C_DQ[27]/DQU3
M2_DDR_DQ27
AM23
C_DQ[28]/DQU4
M2_DDR_DQ28
AM22
M2_DDR_DQ29
C_DQ[29]/DQU5
AM24
M2_DDR_DQ30
C_DQ[30]/DQU6
AT22
M2_DDR_DQ31
C_DQ[31]/DQU7
AR22
C_DQM[3]
M2_DDR_DM3
AP21
C_DQS[3]
M2_DDR_DQS3
AP22
C_DQSB[3]
M2_DDR_DQS_N3
OPT
OPT
0
R440
M0_DDR_RESET_N
0
R441
M1_DDR_RESET_N
C
R434
NXP_DDR_RES0_TR
C
1K
B
Q400
R436
NXP_DDR_RES1_TR
M0_DDR_RESET_N_1
1K
B
Q401
MMBT3904(NXP)
M1_DDR_RESET_N_1
MMBT3904(NXP)
E
E
C
KEC_DDR_RES0_TR
B
B
Q400-*1
2N3904S
E
OPT
0
R442
M2_DDR_RESET_N
C
R438
NXP_DDR_RES2_TR
1K
B
Q402
M2_DDR_RESET_N_1
MMBT3904(NXP)
E
B
THE
SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE
SYMBOL MARK OF THE SCHEMETIC.
Copyright © 2015 LG Electronics. Inc. All rights reserved.
Only for training and service purposes
M0_DDR_VREFDQ
Hynix_DDR3_4Gb_29n
IC400
H5TQ4G63AFR-RDC
EAN63053201
N3
DDR3
M8
M0_DDR_A0
A0
VREFCA
P7
4Gbit
M0_DDR_A1
A1
P3
(x16)
M0_DDR_A2
A2
N2
H1
M0_DDR_A3
A3
VREFDQ
P8
M0_DDR_A4
A4
P2
M0_DDR_A5
A5
R8
L8
R400
M0_DDR_A6
240
A6
ZQ
R2
VDDC15_M0
M0_DDR_A7
A7
T8
M0_DDR_A8
A8
R3
B2
M0_DDR_A9
A9
VDD_1
L7
D9
M0_DDR_A10
A10/AP
VDD_2
R7
G7
M0_DDR_A11
A11
VDD_3
N7
K2
M0_DDR_A12
A12/BC
VDD_4
T3
K8
M0_DDR_A13
A13
VDD_5
T7
N1
M0_DDR_A14
A14
VDD_6
M7
N9
M0_DDR_A15
NC_5
VDD_7
R1
VDD_8
M2
R9
M0_DDR_BA0
BA0
VDD_9
N8
M0_DDR_BA1
BA1
M3
M0_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M0_D_CLK
CK
VDDQ_2
K7
C1
M0_D_CLKN
CK
VDDQ_3
K9
C9
M0_DDR_CKE
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
M0_DDR_CS1
CS
VDDQ_6
K1
F1
M0_DDR_ODT
ODT
VDDQ_7
J3
H2
C410
0.1uF
M0_DDR_RASN
RAS
VDDQ_8
K3
H9
C411
0.1uF
M0_DDR_CASN
CAS
VDDQ_9
L3
M0_DDR_WEN
WE
J1
NC_1
T2
J9
M0_DDR_RESET_N
RESET
NC_2
L1
NC_3
L9
NC_4
F3
M0_DDR_DQS0
DQSL
G3
SS_DDR3_4Gb_25n
Hynix_DDR3_4Gb_25n
IC400-*1
IC400-*2
M0_DDR_DQS_N0
DQSL
K4B4G1646D-BCMA
H5TQ4G63CFR_RDC
N3
A0
VREFCA
M8
N3
A0
VREFCA
M8
P7
A1
P7
A1
C7
A9
P3
A2
P3
A2
M0_DDR_DQS1
N2
A3
VREFDQ
H1
N2
A3
VREFDQ
H1
DQSU
VSS_1
P8
A4
P8
A4
B7
B3
P2
A5
P2
A5
M0_DDR_DQS_N1
R8
A6
ZQ
L8
R8
A6
ZQ
L8
DQSU
VSS_2
R2
T8
A7
R2
T8
A7
E1
R3
A8
B2
R3
A8
B2
L7
A9
VDD_1
D9
L7
A9
VDD_1
D9
VSS_3
R7
A10/AP
VDD_2
G7
R7
A10/AP
VDD_2
G7
E7
G8
N7
A11
VDD_3
K2
N7
A11
VDD_3
K2
T3
A12/BC
VDD_4
K8
T3
A12/BC
VDD_4
K8
M0_DDR_DM0
DML
VSS_4
A13
VDD_5
N1
T7
A13
VDD_5
N1
D3
J2
M7
VDD_6
N9
M7
A14
VDD_6
N9
NC_5
VDD_7
R1
NC_5
VDD_7
R1
M0_DDR_DM1
DMU
VSS_5
M2
VDD_8
R9
M2
VDD_8
R9
J8
N8
BA0
BA1
VDD_9
N8
BA0
BA1
VDD_9
M3
BA2
M3
BA2
VSS_6
VDDQ_1
A1
VDDQ_1
A1
J7
CK
VDDQ_2
A8
J7
CK
VDDQ_2
A8
E3
M1
K7
CK
VDDQ_3
C1
K7
CK
VDDQ_3
C1
M0_DDR_DQ0
DQL0
VSS_7
K9
CKE
VDDQ_4
C9
K9
CKE
VDDQ_4
C9
VDDQ_5
D2
VDDQ_5
D2
F7
M9
L2
CS
VDDQ_6
E9
L2
CS
VDDQ_6
E9
M0_DDR_DQ1
K1
J3
ODT
VDDQ_7
F1
H2
K1
J3
ODT
VDDQ_7
H2
F1
DQL1
VSS_8
K3
RAS
VDDQ_8
H9
K3
RAS
VDDQ_8
H9
F2
P1
L3
CAS
VDDQ_9
L3
CAS
VDDQ_9
WE
J1
WE
J1
M0_DDR_DQ2
DQL2
VSS_9
T2
NC_1
J9
T2
NC_1
J9
F8
P9
RESET
NC_2
L1
RESET
NC_2
L1
NC_3
L9
NC_3
L9
M0_DDR_DQ3
DQL3
VSS_10
F3
NC_4
T7
F3
NC_4
H3
T1
G3
DQSL
NC_6
G3
DQSL
DQSL
DQSL
M0_DDR_DQ4
DQL4
VSS_11
C7
DQSU
VSS_1
A9
C7
DQSU
VSS_1
A9
H8
T9
B7
DQSU
VSS_2
B3
B7
DQSU
VSS_2
B3
VSS_3
E1
VSS_3
E1
M0_DDR_DQ5
DQL5
VSS_12
E7
DML
VSS_4
G8
E7
DML
VSS_4
G8
D3
DMU
VSS_5
J2
D3
DMU
VSS_5
J2
G2
VSS_6
J8
VSS_6
J8
M0_DDR_DQ6
DQL6
E3
DQL0
VSS_7
M1
E3
DQL0
VSS_7
M1
F7
DQL1
VSS_8
M9
F7
DQL1
VSS_8
M9
H7
F2
F8
DQL2
VSS_9
P9
P1
F2
F8
DQL2
VSS_9
P9
P1
M0_DDR_DQ7
H3
DQL3
VSS_10
T1
H3
DQL3
VSS_10
T1
DQL7
H8
DQL4
VSS_11
T9
H8
DQL4
VSS_11
T9
B1
G2
DQL5
VSS_12
G2
DQL5
VSS_12
H7
DQL6
H7
DQL6
VSSQ_1
DQL7
B1
DQL7
B1
D7
B9
D7
VSSQ_1
B9
D7
VSSQ_1
B9
C3
DQU0
VSSQ_2
D1
C3
DQU0
VSSQ_2
D1
M0_DDR_DQ8
DQU0
VSSQ_2
C8
DQU1
VSSQ_3
D8
C8
DQU1
VSSQ_3
D8
C3
D1
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
A7
DQU4
DQU3
VSSQ_5
VSSQ_6
E8
A7
DQU3
DQU4
VSSQ_6
VSSQ_5
E8
M0_DDR_DQ9
DQU1
VSSQ_3
A2
DQU5
VSSQ_7
F9
A2
DQU5
VSSQ_7
F9
C8
D8
B8
DQU6
VSSQ_8
G1
B8
DQU6
VSSQ_8
G1
A3
DQU7
VSSQ_9
G9
A3
DQU7
VSSQ_9
G9
M0_DDR_DQ10
DQU2
VSSQ_4
C2
E2
M0_DDR_DQ11
DQU3
VSSQ_5
A7
E8
M0_DDR_DQ12
DQU4
VSSQ_6
A2
F9
M0_DDR_DQ13
DQU5
VSSQ_7
B8
G1
M0_DDR_DQ14
DQU6
VSSQ_8
A3
G9
M0_DDR_DQ15
DQU7
VSSQ_9
+1.5V_Bypass Cap
Close to DDR Power Pin
VDDC15_M0
M2_DDR_VREFDQ
Hynix_DDR3_4Gb_29n
IC405
H5TQ4G63AFR-RDC
EAN63053201
N3
DDR3
M8
M2_DDR_A0
A0
VREFCA
P7
4Gbit
M2_DDR_A1
A1
P3
(x16)
M2_DDR_A2
A2
N2
H1
M2_DDR_A3
A3
VREFDQ
P8
M2_DDR_A4
A4
P2
M2_DDR_A5
A5
R8
L8
R406
240
M2_DDR_A6
A6
ZQ
R2
VDDC15_M1
M2_DDR_A7
A7
T8
M2_DDR_A8
A8
R3
B2
M2_DDR_A9
A9
VDD_1
L7
D9
M2_DDR_A10
A10/AP
VDD_2
R7
G7
M2_DDR_A11
A11
VDD_3
N7
K2
M2_DDR_A12
A12/BC
VDD_4
T3
K8
M2_DDR_A13
A13
VDD_5
T7
N1
M2_DDR_A14
A14
VDD_6
M7
N9
M2_DDR_A15
NC_5
VDD_7
R1
VDD_8
M2
R9
M2_DDR_BA0
BA0
VDD_9
N8
M2_DDR_BA1
BA1
M3
M2_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M2_D_CLK
CK
VDDQ_2
K7
C1
M2_D_CLKN
CK
VDDQ_3
K9
C9
M2_DDR_CKE
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
M2_DDR_CS1
CS
VDDQ_6
K1
F1
M2_DDR_ODT
ODT
VDDQ_7
J3
H2
C502
0.1uF
M2_DDR_RASN
RAS
VDDQ_8
K3
H9
C503
0.1uF
M2_DDR_CASN
CAS
VDDQ_9
L3
M2_DDR_WEN
WE
J1
NC_1
T2
J9
M2_DDR_RESET_N
RESET
NC_2
L1
NC_3
L9
NC_4
F3
M2_DDR_DQS0
DQSL
G3
M2_DDR_DQS_N0
DQSL
C7
A9
M2_DDR_DQS1
DQSU
VSS_1
B7
B3
SS_DDR3_4Gb_25n
Hynix_DDR3_4Gb_25n
SS_DDR3_2Gb
M2_DDR_DQS_N1
DQSU
VSS_2
IC405-*1
IC405-*2
IC405-*3
E1
K4B4G1646D-BCMA
H5TQ4G63CFR_RDC
K4B2G1646Q-BCMA
VSS_3
E7
G8
N3
M8
N3
M8
N3
M8
P7
A0
VREFCA
P7
A0
VREFCA
P7
A0
VREFCA
M2_DDR_DM0
DML
VSS_4
P3
A1
P3
A1
P3
A1
N2
A2
H1
N2
A2
H1
N2
A2
H1
D3
J2
P8
A3
VREFDQ
P8
A3
VREFDQ
P8
A3
VREFDQ
M2_DDR_DM1
DMU
VSS_5
P2
A4
P2
A4
P2
A4
R8
A5
L8
R8
A5
L8
R8
A5
L8
J8
R2
A6
ZQ
R2
A6
ZQ
R2
A6
ZQ
T8
A8
A7
T8
A8
A7
T8
A8
A7
VSS_6
R3
A9
VDD_1
B2
R3
A9
VDD_1
B2
R3
A9
VDD_1
B2
E3
M1
L7
A10/AP
VDD_2
D9
L7
A10/AP
VDD_2
D9
L7
A10/AP
VDD_2
D9
M2_DDR_DQ0
R7
A11
VDD_3
G7
R7
A11
VDD_3
G7
R7
A11
VDD_3
G7
DQL0
VSS_7
N7
A12/BC
VDD_4
K2
N7
A12/BC
VDD_4
K2
N7
A12/BC
VDD_4
K2
F7
M9
T3
A13
VDD_5
K8
T3
A13
VDD_5
K8
T3
A13
VDD_5
K8
VDD_6
N1
T7
A14
VDD_6
N1
VDD_6
N1
M2_DDR_DQ1
DQL1
VSS_8
M7
NC_5
VDD_7
N9
R1
M7
NC_5
VDD_7
R1
N9
M7
NC_5
VDD_7
N9
R1
F2
P1
M2
VDD_8
R9
M2
VDD_8
R9
M2
VDD_8
R9
N8
BA0
VDD_9
N8
BA0
VDD_9
N8
BA0
VDD_9
M2_DDR_DQ2
DQL2
VSS_9
M3
BA1
M3
BA1
M3
BA1
F8
P9
BA2
A1
BA2
A1
BA2
A1
J7
VDDQ_1
A8
J7
VDDQ_1
A8
J7
VDDQ_1
A8
M2_DDR_DQ3
DQL3
VSS_10
K7
CK
VDDQ_2
C1
K7
CK
VDDQ_2
C1
K7
CK
VDDQ_2
C1
H3
T1
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
CKE
VDDQ_4
D2
CKE
VDDQ_4
D2
CKE
VDDQ_4
D2
M2_DDR_DQ4
DQL4
VSS_11
L2
VDDQ_5
E9
L2
VDDQ_5
E9
L2
VDDQ_5
E9
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
H8
T9
J3
ODT
RAS
VDDQ_8
VDDQ_7
H2
J3
ODT
RAS
VDDQ_8
VDDQ_7
H2
J3
RAS
ODT
VDDQ_7
VDDQ_8
H2
M2_DDR_DQ5
DQL5
VSS_12
K3
CAS
VDDQ_9
H9
K3
CAS
VDDQ_9
H9
K3
CAS
VDDQ_9
H9
L3
WE
L3
WE
L3
WE
G2
NC_1
J1
NC_1
J1
NC_1
J1
M2_DDR_DQ6
T2
RESET
NC_2
J9
T2
RESET
NC_2
J9
T2
RESET
NC_2
J9
DQL6
NC_3
L1
NC_3
L1
NC_3
L1
H7
NC_4
L9
NC_4
L9
NC_4
L9
G3
F3
DQSL
NC_6
T7
F3
G3
DQSL
G3
F3
DQSL
NC_6
T7
M2_DDR_DQ7
DQL7
DQSL
DQSL
DQSL
B1
C7
A9
C7
A9
C7
A9
B7
DQSU
VSS_1
B3
B7
DQSU
VSS_1
B3
B7
DQSU
VSS_1
B3
VSSQ_1
DQSU
VSS_2
E1
DQSU
VSS_2
E1
DQSU
VSS_2
E1
D7
B9
E7
VSS_3
G8
E7
VSS_3
G8
E7
VSS_3
G8
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
M2_DDR_DQ8
DQU0
VSSQ_2
DMU
VSS_5
J8
DMU
VSS_5
J8
DMU
VSS_5
J8
C3
D1
E3
VSS_6
M1
E3
VSS_6
M1
E3
VSS_6
M1
F7
DQL0
VSS_7
M9
F7
DQL0
VSS_7
M9
F7
DQL0
VSS_7
M9
M2_DDR_DQ9
DQU1
VSSQ_3
F2
DQL1
DQL2
VSS_9
VSS_8
P1
F2
DQL1
DQL2
VSS_8
VSS_9
P1
F2
DQL2
DQL1
VSS_8
VSS_9
P1
F8
DQL3
VSS_10
P9
F8
DQL3
VSS_10
P9
F8
DQL3
VSS_10
P9
C8
D8
H3
DQL4
VSS_11
T1
H3
DQL4
VSS_11
T1
H3
DQL4
VSS_11
T1
M2_DDR_DQ10
DQU2
VSSQ_4
H8
DQL5
VSS_12
T9
H8
DQL5
VSS_12
T9
H8
DQL5
VSS_12
T9
G2
DQL6
G2
DQL6
G2
DQL6
C2
E2
H7
DQL7
H7
DQL7
H7
DQL7
M2_DDR_DQ11
VSSQ_1
B1
VSSQ_1
B1
VSSQ_1
B1
DQU3
VSSQ_5
D7
DQU0
VSSQ_2
B9
D7
DQU0
VSSQ_2
B9
D7
DQU0
VSSQ_2
B9
A7
E8
C8
C3
DQU1
VSSQ_3
D8
D1
C8
C3
DQU1
VSSQ_3
D8
D1
C8
C3
DQU1
VSSQ_3
D8
D1
M2_DDR_DQ12
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
DQU4
VSSQ_6
A7
DQU3
VSSQ_5
E8
A7
DQU3
VSSQ_5
E8
A7
DQU3
VSSQ_5
E8
A2
F9
A2
DQU4
VSSQ_6
F9
A2
DQU4
VSSQ_6
F9
A2
DQU4
VSSQ_6
F9
B8
DQU5
VSSQ_7
G1
B8
DQU5
VSSQ_7
G1
B8
DQU5
VSSQ_7
G1
M2_DDR_DQ13
DQU5
VSSQ_7
A3
DQU6
VSSQ_8
G9
A3
DQU6
VSSQ_8
G9
A3
DQU6
VSSQ_8
G9
B8
G1
DQU7
VSSQ_9
DQU7
VSSQ_9
DQU7
VSSQ_9
M2_DDR_DQ14
DQU6
VSSQ_8
A3
G9
M2_DDR_DQ15
DQU7
VSSQ_9
+1.5V_Bypass Cap
Close to DDR Power Pin
VDDC15_M1
C
KEC_DDR_RES1_TR
Q401-*1
2N3904S
E
C
KEC_DDR_RES2_TR
Q402-*1
2N3904S
E
Hynix_DDR3_4Gb_29n
M0_1_DDR_VREFDQ
IC401
H5TQ4G63AFR-RDC
EAN63053201
N3
DDR3
M8
M0_DDR_A0
A0
VREFCA
P7
4Gbit
M0_DDR_A1
A1
P3
(x16)
M0_DDR_A2
A2
N2
H1
M0_DDR_A3
A3
VREFDQ
P8
M0_DDR_A4
A4
P2
M0_DDR_A5
A5
R8
L8
R403
240
M0_DDR_A6
A6
ZQ
R2
M0_DDR_A7
A7
T8
VDDC15_M0
M0_DDR_A8
A8
R3
B2
M0_DDR_A9
A9
VDD_1
L7
D9
M0_DDR_A10
A10/AP
VDD_2
R7
G7
M0_DDR_A11
A11
VDD_3
N7
K2
M0_DDR_A12
A12/BC
VDD_4
T3
K8
M0_DDR_A13
A13
VDD_5
T7
N1
M0_DDR_A14
A14
VDD_6
M7
N9
M0_DDR_A15
NC_5
VDD_7
R1
VDD_8
M2
R9
M0_DDR_BA0
BA0
VDD_9
N8
M0_DDR_BA1
BA1
M3
M0_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M0_D_CLK
CK
VDDQ_2
K7
C1
M0_D_CLKN
CK
VDDQ_3
K9
C9
M0_DDR_CKE
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
M0_DDR_CS2
CS
VDDQ_6
K1
F1
M0_DDR_ODT
ODT
VDDQ_7
J3
H2
C440
0.1uF
M0_DDR_RASN
RAS
VDDQ_8
K3
H9
C441
0.1uF
M0_DDR_CASN
CAS
VDDQ_9
L3
M0_DDR_WEN
WE
J1
NC_1
T2
J9
M0_DDR_RESET_N
RESET
NC_2
M1_DDR_RESET_N
L1
NC_3
L9
NC_4
F3
M0_DDR_DQS2
DQSL
SS_DDR3_4Gb_25n
G3
IC401-*1
Hynix_DDR3_4Gb_25n
M1_DDR_DQS0
K4B4G1646D-BCMA
IC401-*2
M0_DDR_DQS_N2
DQSL
H5TQ4G63CFR_RDC
M1_DDR_DQS_N0
N3
M8
P7
A0
VREFCA
N3
A0
VREFCA
M8
P3
A1
P7
A1
C7
A9
N2
A2
H1
P3
A2
M0_DDR_DQS3
P8
A4
A3
VREFDQ
N2
A3
VREFDQ
H1
DQSU
VSS_1
P2
A5
P8
A4
M1_DDR_DQS1
B7
B3
R8
A6
ZQ
L8
P2
A5
R2
A7
R8
A6
ZQ
L8
M0_DDR_DQS_N3
DQSU
VSS_2
T8
A8
T8
R2
A7
M1_DDR_DQS_N1
E1
R3
A9
VDD_1
B2
R3
A8
B2
L7
A10/AP
VDD_2
D9
L7
A9
VDD_1
D9
VSS_3
N7
R7
A11
VDD_3
G7
K2
R7
A10/AP
VDD_2
G7
E7
G8
T3
A12/BC
VDD_4
K8
N7
A11
VDD_3
K2
A13
VDD_5
N1
T3
A12/BC
VDD_4
K8
M0_DDR_DM2
DML
VSS_4
M7
VDD_6
N9
T7
A13
VDD_5
N1
D3
J2
NC_5
VDD_7
R1
M7
A14
VDD_6
N9
M1_DDR_DM0
M2
VDD_8
R9
NC_5
VDD_7
R1
M0_DDR_DM3
DMU
VSS_5
N8
BA0
VDD_9
M2
VDD_8
R9
M3
BA1
N8
BA0
BA1
VDD_9
M1_DDR_DM1
J8
BA2
A1
M3
BA2
VSS_6
J7
VDDQ_1
A8
VDDQ_1
A1
K7
CK
CK
VDDQ_3
VDDQ_2
C1
J7
CK
VDDQ_2
A8
E3
M1
K9
CKE
VDDQ_4
C9
K7
CK
VDDQ_3
C1
M0_DDR_DQ16
VDDQ_5
D2
K9
CKE
VDDQ_4
C9
DQL0
VSS_7
L2
CS
VDDQ_6
E9
VDDQ_5
D2
F7
M9
K1
ODT
VDDQ_7
F1
L2
CS
VDDQ_6
E9
M0_DDR_DQ17
J3
RAS
VDDQ_8
H2
K1
J3
ODT
VDDQ_7
H2
F1
DQL1
VSS_8
K3
CAS
VDDQ_9
H9
K3
RAS
VDDQ_8
H9
F2
P1
L3
WE
L3
CAS
VDDQ_9
T2
NC_1
J9
J1
WE
J1
M0_DDR_DQ18
DQL2
VSS_9
RESET
NC_2
L1
T2
NC_1
J9
F8
P9
NC_3
L9
RESET
NC_2
L1
F3
NC_4
T7
NC_3
L9
M0_DDR_DQ19
DQL3
VSS_10
G3
DQSL
NC_6
F3
NC_4
H3
T1
DQSL
G3
DQSL
C7
A9
DQSL
M0_DDR_DQ20
DQL4
VSS_11
B7
DQSU
VSS_1
B3
C7
DQSU
VSS_1
A9
H8
T9
DQSU
VSS_2
E1
B7
DQSU
VSS_2
B3
E7
VSS_3
G8
VSS_3
E1
M0_DDR_DQ21
DQL5
VSS_12
D3
DML
DMU
VSS_4
VSS_5
J2
E7
DML
VSS_4
G8
VSS_6
J8
D3
DMU
VSS_5
J2
G2
E3
DQL0
VSS_7
M1
VSS_6
J8
M0_DDR_DQ22
DQL6
F7
DQL1
VSS_8
M9
E3
DQL0
VSS_7
M1
F2
DQL2
VSS_9
P1
F7
DQL1
VSS_8
M9
H7
F8
DQL3
VSS_10
P9
F8
F2
DQL2
VSS_9
P9
P1
M0_DDR_DQ23
H3
DQL4
VSS_11
T1
H3
DQL3
VSS_10
T1
DQL7
H8
DQL5
VSS_12
T9
H8
DQL4
VSS_11
T9
B1
H7
G2
DQL6
G2
DQL5
VSS_12
DQL7
B1
H7
DQL6
VSSQ_1
D7
VSSQ_1
B9
DQL7
B1
D7
B9
C3
DQU0
VSSQ_2
D1
D7
VSSQ_1
B9
C8
DQU1
VSSQ_3
D8
C3
DQU0
VSSQ_2
D1
M0_DDR_DQ24
DQU0
VSSQ_2
C2
DQU2
VSSQ_4
E2
C8
DQU1
VSSQ_3
D8
C3
D1
A7
DQU3
VSSQ_5
E8
C2
DQU2
VSSQ_4
E2
A2
DQU4
VSSQ_6
F9
A7
DQU3
DQU4
VSSQ_6
VSSQ_5
E8
M0_DDR_DQ25
DQU1
VSSQ_3
B8
DQU5
VSSQ_7
G1
A2
DQU5
VSSQ_7
F9
C8
D8
A3
DQU6
VSSQ_8
G9
B8
DQU6
VSSQ_8
G1
DQU7
VSSQ_9
A3
DQU7
VSSQ_9
G9
M0_DDR_DQ26
DQU2
VSSQ_4
C2
E2
M0_DDR_DQ27
DQU3
VSSQ_5
A7
E8
M0_DDR_DQ28
DQU4
VSSQ_6
A2
F9
M0_DDR_DQ29
DQU5
VSSQ_7
B8
G1
M0_DDR_DQ30
DQU6
VSSQ_8
A3
G9
M0_DDR_DQ31
DQU7
VSSQ_9
+1.5V_Bypass Cap
Close to DDR Power Pin
VDDC15_M0
Hynix_DDR3_4Gb_29n
M2_1_DDR_VREFDQ
IC406
H5TQ4G63AFR-RDC
EAN63053201
N3
DDR3
M8
M2_DDR_A0
A0
VREFCA
P7
4Gbit
M2_DDR_A1
A1
P3
(x16)
M2_DDR_A2
A2
N2
H1
M2_DDR_A3
A3
VREFDQ
P8
M2_DDR_A4
A4
P2
M2_DDR_A5
A5
R8
L8
R407
240
M2_DDR_A6
A6
ZQ
R2
M2_DDR_A7
A7
VDDC15_M1
T8
M2_DDR_A8
A8
R3
B2
M2_DDR_A9
A9
VDD_1
L7
D9
M2_DDR_A10
A10/AP
VDD_2
R7
G7
M2_DDR_A11
A11
VDD_3
N7
K2
M2_DDR_A12
A12/BC
VDD_4
T3
K8
M2_DDR_A13
A13
VDD_5
T7
N1
M2_DDR_A14
A14
VDD_6
M7
N9
M2_DDR_A15
NC_5
VDD_7
R1
VDD_8
M2
R9
M2_DDR_BA0
BA0
VDD_9
N8
M2_DDR_BA1
BA1
M3
M2_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M2_D_CLK
CK
VDDQ_2
K7
C1
M2_D_CLKN
CK
VDDQ_3
K9
C9
M2_DDR_CKE
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
M2_DDR_CS2
CS
VDDQ_6
K1
F1
M2_DDR_ODT
ODT
VDDQ_7
J3
H2
C514
0.1uF
M2_DDR_RASN
RAS
VDDQ_8
K3
H9
C515
0.1uF
M2_DDR_CASN
CAS
VDDQ_9
L3
M2_DDR_WEN
WE
J1
NC_1
T2
J9
M2_DDR_RESET_N
RESET
NC_2
L1
M1_DDR_RESET_N
NC_3
L9
NC_4
F3
M2_DDR_DQS2
DQSL
G3
M2_DDR_DQS_N2
DQSL
C7
A9
M2_DDR_DQS3
DQSU
VSS_1
B7
B3
Hynix_DDR3_2Gb
SS_DDR3_4Gb_25n
Hynix_DDR3_4Gb_25n
IC405-*4
M2_DDR_DQS_N3
DQSU
VSS_2
IC406-*1
IC406-*2
H5TQ2G63FFR-RDC
E1
K4B4G1646D-BCMA
H5TQ4G63CFR_RDC
VSS_3
N3
M8
E7
G8
N3
M8
N3
M8
P7
A0
VREFCA
P7
A0
VREFCA
P7
A0
VREFCA
P3
A1
M2_DDR_DM2
DML
VSS_4
P3
A1
P3
A1
N2
A2
H1
N2
A2
H1
N2
A2
H1
P8
A3
VREFDQ
D3
J2
P8
A3
VREFDQ
P8
A3
VREFDQ
P2
A4
M2_DDR_DM3
DMU
VSS_5
P2
A4
P2
A4
R8
A5
L8
R8
A5
L8
R8
A5
L8
R2
A6
ZQ
J8
R2
A6
ZQ
R2
A6
ZQ
T8
A8
A7
T8
A8
A7
T8
A7
A8
R3
A9
VDD_1
B2
VSS_6
R3
A9
VDD_1
B2
R3
A9
VDD_1
B2
L7
A10/AP
VDD_2
D9
E3
M1
L7
A10/AP
VDD_2
D9
L7
A10/AP
VDD_2
D9
R7
A11
VDD_3
G7
R7
A11
VDD_3
G7
R7
A11
VDD_3
G7
N7
A12/BC
VDD_4
K2
M2_DDR_DQ16
DQL0
VSS_7
N7
A12/BC
VDD_4
K2
N7
A12/BC
VDD_4
K2
T3
A13
VDD_5
K8
F7
M9
T3
A13
VDD_5
K8
T3
A13
VDD_5
K8
T7
A14
VDD_6
N1
VDD_6
N1
T7
A14
VDD_6
N1
M7
NC_5
VDD_7
R1
N9
M2_DDR_DQ17
DQL1
VSS_8
M7
NC_5
VDD_7
N9
R1
M7
NC_5
VDD_7
R1
N9
M2
VDD_8
R9
F2
P1
M2
VDD_8
R9
M2
VDD_8
R9
N8
BA0
VDD_9
N8
BA0
VDD_9
N8
BA0
VDD_9
M3
BA1
M2_DDR_DQ18
DQL2
VSS_9
M3
BA1
M3
BA1
BA2
A1
F8
P9
BA2
A1
BA2
A1
J7
VDDQ_1
A8
J7
VDDQ_1
A8
J7
VDDQ_1
A8
K7
CK
VDDQ_2
C1
M2_DDR_DQ19
DQL3
VSS_10
K7
CK
VDDQ_2
C1
K7
CK
VDDQ_2
C1
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
CKE
VDDQ_4
D2
H3
T1
CKE
VDDQ_4
D2
CKE
VDDQ_4
D2
L2
VDDQ_5
E9
M2_DDR_DQ20
DQL4
VSS_11
L2
VDDQ_5
E9
L2
VDDQ_5
E9
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
J3
RAS
ODT
VDDQ_8
VDDQ_7
H2
H8
T9
J3
ODT
RAS
VDDQ_7
VDDQ_8
H2
J3
RAS
ODT
VDDQ_7
VDDQ_8
H2
K3
CAS
VDDQ_9
H9
M2_DDR_DQ21
K3
CAS
VDDQ_9
H9
K3
CAS
VDDQ_9
H9
L3
WE
DQL5
VSS_12
L3
WE
L3
WE
NC_1
J1
G2
NC_1
J1
NC_1
J1
T2
RESET
NC_2
J9
M2_DDR_DQ22
T2
RESET
NC_2
J9
T2
RESET
NC_2
J9
NC_3
L1
DQL6
NC_3
L1
NC_3
L1
NC_4
L9
H7
NC_4
L9
NC_4
L9
F3
G3
DQSL
G3
F3
DQSL
NC_6
T7
F3
G3
DQSL
DQSL
M2_DDR_DQ23
DQL7
DQSL
DQSL
C7
A9
B1
C7
A9
C7
A9
B7
DQSU
VSS_1
B3
B7
DQSU
VSS_1
B3
B7
DQSU
VSS_1
B3
DQSU
VSS_2
E1
VSSQ_1
DQSU
VSS_2
E1
DQSU
VSS_2
E1
E7
VSS_3
G8
D7
B9
E7
VSS_3
G8
E7
VSS_3
G8
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
DMU
VSS_5
J8
M2_DDR_DQ24
DQU0
VSSQ_2
DMU
VSS_5
J8
DMU
VSS_5
J8
E3
VSS_6
M1
C3
E3
VSS_6
M1
E3
VSS_6
M1
F7
DQL0
VSS_7
M9
D1
F7
DQL0
VSS_7
M9
F7
DQL0
VSS_7
M9
F2
DQL1
DQL2
VSS_8
VSS_9
P1
M2_DDR_DQ25
DQU1
VSSQ_3
F2
DQL1
DQL2
VSS_9
VSS_8
P1
F2
DQL2
DQL1
VSS_8
VSS_9
P1
F8
DQL3
VSS_10
P9
F8
DQL3
VSS_10
P9
F8
DQL3
VSS_10
P9
H3
DQL4
VSS_11
T1
C8
D8
H3
DQL4
VSS_11
T1
H3
DQL4
VSS_11
T1
H8
DQL5
VSS_12
T9
M2_DDR_DQ26
DQU2
VSSQ_4
H8
DQL5
VSS_12
T9
H8
DQL5
VSS_12
T9
G2
DQL6
G2
DQL6
G2
DQL6
H7
DQL7
C2
E2
H7
DQL7
H7
DQL7
VSSQ_1
B1
M2_DDR_DQ27
VSSQ_1
B1
VSSQ_1
B1
D7
DQU0
VSSQ_2
B9
DQU3
VSSQ_5
D7
DQU0
VSSQ_2
B9
D7
DQU0
VSSQ_2
B9
C8
C3
DQU1
VSSQ_3
D1
D8
A7
E8
C3
C8
DQU1
VSSQ_3
D1
D8
C3
C8
DQU1
VSSQ_3
D1
D8
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
A7
DQU3
VSSQ_5
E8
M2_DDR_DQ28
DQU4
VSSQ_6
A7
DQU3
VSSQ_5
E8
A7
DQU3
VSSQ_5
E8
A2
DQU4
VSSQ_6
F9
A2
F9
A2
DQU4
VSSQ_6
F9
A2
DQU4
VSSQ_6
F9
B8
DQU5
VSSQ_7
G1
B8
DQU5
VSSQ_7
G1
B8
DQU5
VSSQ_7
G1
A3
DQU6
VSSQ_8
G9
M2_DDR_DQ29
DQU5
VSSQ_7
A3
DQU6
VSSQ_8
G9
A3
DQU6
VSSQ_8
G9
DQU7
VSSQ_9
B8
G1
DQU7
VSSQ_9
DQU7
VSSQ_9
M2_DDR_DQ30
DQU6
VSSQ_8
A3
G9
M2_DDR_DQ31
DQU7
VSSQ_9
SS_DDR3_2Gb
Hynix_DDR3_2Gb
IC406-*3
IC406-*4
K4B2G1646Q-BCMA
H5TQ2G63FFR-RDC
N3
M8
N3
M8
P7
A0
VREFCA
P7
A0
VREFCA
P3
A1
P3
A1
N2
A2
H1
N2
A2
H1
P8
A3
VREFDQ
P8
A3
VREFDQ
P2
A4
P2
A4
R8
A5
L8
R8
A5
L8
R2
A6
ZQ
R2
A6
ZQ
T8
A7
T8
A7
R3
A8
A9
VDD_1
B2
R3
A8
A9
VDD_1
B2
L7
A10/AP
VDD_2
D9
L7
A10/AP
VDD_2
D9
R7
A11
VDD_3
G7
R7
A11
VDD_3
G7
N7
A12/BC
VDD_4
K2
N7
A12/BC
VDD_4
K2
T3
A13
VDD_5
K8
T3
A13
VDD_5
K8
VDD_6
N1
T7
A14
VDD_6
N1
M7
NC_5
VDD_7
N9
M7
NC_5
VDD_7
N9
M2
VDD_8
R9
R1
M2
VDD_8
R1
R9
N8
BA0
VDD_9
N8
BA0
VDD_9
M3
BA1
M3
BA1
BA2
A1
BA2
A1
J7
VDDQ_1
A8
J7
VDDQ_1
A8
K7
CK
VDDQ_2
C1
K7
CK
VDDQ_2
C1
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
CKE
VDDQ_4
D2
CKE
VDDQ_4
D2
L2
VDDQ_5
E9
L2
VDDQ_5
E9
+1.5V_Bypass Cap
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
J3
RAS
ODT
VDDQ_8
VDDQ_7
H2
J3
ODT
RAS
VDDQ_7
VDDQ_8
H2
K3
CAS
VDDQ_9
H9
K3
CAS
VDDQ_9
H9
L3
WE
L3
WE
NC_1
J1
NC_1
J1
Close to DDR Power Pin
T2
RESET
NC_2
J9
T2
RESET
NC_2
J9
NC_3
L1
NC_3
L1
NC_4
L9
NC_4
L9
F3
DQSL
NC_6
T7
F3
DQSL
G3
DQSL
G3
DQSL
C7
A9
C7
A9
B7
DQSU
VSS_1
B3
B7
DQSU
VSS_1
B3
DQSU
VSS_2
E1
DQSU
VSS_2
E1
E7
VSS_3
G8
E7
VSS_3
G8
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
DMU
VSS_5
J8
DMU
VSS_5
J8
E3
VSS_6
M1
E3
VSS_6
M1
F7
DQL0
VSS_7
M9
F7
DQL0
VSS_7
M9
F2
DQL1
VSS_8
P1
F2
DQL1
VSS_8
P1
F8
DQL3
DQL2
VSS_10
VSS_9
P9
F8
DQL2
DQL3
VSS_9
VSS_10
P9
H3
DQL4
VSS_11
T1
H3
DQL4
VSS_11
T1
VDDC15_M1
H8
DQL5
VSS_12
T9
H8
DQL5
VSS_12
T9
G2
DQL6
G2
DQL6
H7
DQL7
H7
DQL7
VSSQ_1
B1
VSSQ_1
B1
D7
DQU0
VSSQ_2
B9
D7
DQU0
VSSQ_2
B9
C8
C3
DQU1
VSSQ_3
D8
D1
C3
C8
DQU1
VSSQ_3
D8
D1
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
A7
DQU3
VSSQ_5
E8
A7
DQU3
VSSQ_5
E8
A2
DQU4
VSSQ_6
F9
A2
DQU4
VSSQ_6
F9
B8
DQU5
VSSQ_7
G1
B8
DQU5
VSSQ_7
G1
A3
DQU6
VSSQ_8
G9
A3
DQU6
VSSQ_8
G9
DQU7
VSSQ_9
DQU7
VSSQ_9
Hynix_DDR3_4Gb_29n
M1_DDR_VREFDQ
IC403
H5TQ4G63AFR-RDC
EAN63053201
N3
DDR3
M8
M1_DDR_A0
A0
VREFCA
P7
4Gbit
M1_DDR_A1
A1
M0_DDR_A14
P3
(x16)
M1_DDR_A2
A2
M0_DDR_A8
N2
H1
M1_DDR_A3
A3
VREFDQ
P8
M0_DDR_A11
M1_DDR_A4
A4
M0_DDR_A6
P2
M1_DDR_A5
A5
R8
L8
R404
M1_DDR_A6
240
A6
ZQ
R2
VDDC15_M0
M1_DDR_A7
A7
T8
M1_DDR_A8
A8
M0_DDR_A1
R3
B2
M1_DDR_A9
A9
VDD_1
M0_DDR_A4
L7
D9
M1_DDR_A10
A10/AP
VDD_2
M0_DDR_A12
R7
G7
M1_DDR_A11
A11
VDD_3
M0_DDR_BA1
N7
K2
M1_DDR_A12
A12/BC
VDD_4
T3
K8
M1_DDR_A13
A13
VDD_5
T7
N1
M1_DDR_A14
A14
VDD_6
M7
N9
M1_DDR_A15
NC_5
VDD_7
R1
M0_DDR_A13
VDD_8
M2
R9
M1_DDR_BA0
BA0
VDD_9
M0_DDR_A9
N8
M1_DDR_BA1
BA1
M0_DDR_A7
M3
M1_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M1_D_CLK
CK
VDDQ_2
K7
C1
M0_DDR_A2
M1_D_CLKN
CK
VDDQ_3
K9
C9
M0_DDR_A5
M1_DDR_CKE
CKE
VDDQ_4
M0_DDR_A3
D2
VDDQ_5
L2
E9
M0_DDR_A0
M1_DDR_CS1
CS
VDDQ_6
K1
F1
M1_DDR_ODT
ODT
VDDQ_7
J3
H2
C468
0.1uF
M1_DDR_RASN
RAS
VDDQ_8
K3
H9
C469
0.1uF
M1_DDR_CASN
CAS
VDDQ_9
M0_DDR_BA0
L3
M1_DDR_WEN
WE
M0_DDR_BA2
J1
NC_1
M0_DDR_A15
T2
J9
RESET
NC_2
M0_DDR_A10
L1
NC_3
L9
NC_4
F3
DQSL
SS_DDR3_4Gb_25n
Hynix_DDR3_4Gb_25n
G3
IC403-*1
IC403-*2
K4B4G1646D-BCMA
H5TQ4G63CFR_RDC
DQSL
M0_DDR_WEN
N3
A0
VREFCA
M8
N3
A0
VREFCA
M8
P7
A1
P7
A1
M0_DDR_CASN
P3
A2
P3
A2
C7
A9
N2
A3
VREFDQ
H1
N2
A3
VREFDQ
H1
DQSU
VSS_1
P8
A4
P8
A4
P2
A5
P2
A5
M0_DDR_ODT
B7
B3
R8
A6
ZQ
L8
R8
A6
ZQ
L8
T8
R2
A7
T8
R2
A7
DQSU
VSS_2
R3
A8
B2
R3
A8
B2
M0_DDR_RASN
E1
L7
A9
VDD_1
D9
L7
A9
VDD_1
D9
R7
A10/AP
VDD_2
G7
R7
A10/AP
VDD_2
G7
VSS_3
N7
A11
VDD_3
K2
N7
A11
VDD_3
K2
E7
G8
T3
A12/BC
VDD_4
K8
T3
A12/BC
VDD_4
K8
A13
VDD_5
N1
T7
A13
VDD_5
N1
DML
VSS_4
M7
VDD_6
N9
M7
A14
VDD_6
N9
D3
J2
NC_5
VDD_7
R1
NC_5
VDD_7
R1
M2
VDD_8
R9
M2
VDD_8
R9
DMU
VSS_5
N8
BA1
BA0
VDD_9
N8
BA0
BA1
VDD_9
J8
M3
BA2
M3
BA2
VDDQ_1
A1
VDDQ_1
A1
M0_DDR_CKE
VSS_6
J7
CK
VDDQ_2
A8
J7
CK
VDDQ_2
A8
E3
K7
CK
VDDQ_3
C1
K7
CK
VDDQ_3
C1
M1
K9
CKE
VDDQ_4
C9
K9
CKE
VDDQ_4
C9
M1_DDR_DQ0
DQL0
VSS_7
VDDQ_5
D2
VDDQ_5
D2
L2
CS
VDDQ_6
E9
L2
CS
VDDQ_6
E9
F7
M9
K1
J3
ODT
VDDQ_7
H2
F1
K1
J3
ODT
VDDQ_7
F1
H2
M0_D_CLKN
M1_DDR_DQ1
DQL1
VSS_8
K3
RAS
VDDQ_8
H9
K3
RAS
VDDQ_8
H9
L3
CAS
VDDQ_9
L3
CAS
VDDQ_9
F2
P1
WE
J1
WE
J1
M1_DDR_DQ2
T2
NC_1
J9
T2
NC_1
J9
M0_D_CLK
DQL2
VSS_9
RESET
NC_2
L1
RESET
NC_2
L1
F8
P9
NC_3
L9
NC_3
L9
F3
NC_4
T7
F3
NC_4
M1_DDR_DQ3
DQL3
VSS_10
G3
DQSL
NC_6
G3
DQSL
H3
T1
DQSL
DQSL
C7
DQSU
VSS_1
A9
C7
DQSU
VSS_1
A9
M1_DDR_DQ4
DQL4
VSS_11
B7
DQSU
VSS_2
B3
B7
DQSU
VSS_2
B3
H8
T9
VSS_3
E1
VSS_3
E1
E7
DML
VSS_4
G8
E7
DML
VSS_4
G8
M1_DDR_DQ5
DQL5
VSS_12
D3
DMU
VSS_5
J2
D3
DMU
VSS_5
J2
G2
VSS_6
J8
VSS_6
J8
E3
DQL0
VSS_7
M1
E3
DQL0
VSS_7
M1
M1_DDR_DQ6
DQL6
F7
DQL1
VSS_8
M9
F7
DQL1
VSS_8
M9
F2
F8
DQL2
VSS_9
P1
P9
F2
F8
DQL2
VSS_9
P9
P1
H7
H3
DQL3
VSS_10
T1
H3
DQL3
VSS_10
T1
M1_DDR_DQ7
DQL7
H8
DQL4
VSS_11
T9
H8
DQL4
VSS_11
T9
G2
DQL5
VSS_12
G2
DQL5
VSS_12
B1
H7
DQL6
H7
DQL6
DQL7
B1
DQL7
B1
VSSQ_1
D7
VSSQ_1
B9
D7
VSSQ_1
B9
D7
B9
C3
DQU0
VSSQ_2
D1
C3
DQU0
VSSQ_2
D1
M1_DDR_DQ8
C8
DQU1
VSSQ_3
D8
C8
DQU1
VSSQ_3
D8
DQU0
VSSQ_2
C2
DQU2
VSSQ_4
E2
C2
DQU2
VSSQ_4
E2
C3
D1
A7
DQU4
DQU3
VSSQ_5
VSSQ_6
E8
A7
DQU4
DQU3
VSSQ_5
VSSQ_6
E8
A2
DQU5
VSSQ_7
F9
A2
DQU5
VSSQ_7
F9
M1_DDR_DQ9
DQU1
VSSQ_3
B8
DQU6
VSSQ_8
G1
B8
DQU6
VSSQ_8
G1
C8
D8
A3
DQU7
VSSQ_9
G9
A3
DQU7
VSSQ_9
G9
AR414
M1_DDR_DQ10
DQU2
VSSQ_4
56
C2
E2
1/16W
M1_DDR_DQ11
DQU3
VSSQ_5
A7
E8
M1_DDR_DQ12
DQU4
VSSQ_6
M2_DDR_A14
A2
F9
M1_DDR_DQ13
DQU5
VSSQ_7
M2_DDR_A8
B8
G1
M1_DDR_DQ14
M2_DDR_A11
DQU6
VSSQ_8
A3
G9
M2_DDR_A6
M1_DDR_DQ15
DQU7
VSSQ_9
AR415
56
1/16W
M2_DDR_A1
M2_DDR_A4
M2_DDR_A12
M2_DDR_BA1
AR416
56
+1.5V_Bypass Cap
1/16W
Close to DDR Power Pin
M2_DDR_A13
M2_DDR_A9
M2_DDR_A7
AR417
56
1/16W
VDDC15_M0
M2_DDR_A2
M2_DDR_A5
M2_DDR_A3
M2_DDR_A0
AR418
56
1/16W
M2_DDR_BA0
M2_DDR_BA2
M2_DDR_A15
M2_DDR_A10
AR419
56
1/16W
M2_DDR_WEN
Hynix_DDR3_4Gb_29n
M1_1_DDR_VREFDQ
M2_DDR_CASN
IC404
M2_DDR_ODT
H5TQ4G63AFR-RDC
M2_DDR_RASN
AR420
EAN63053201
56
1/16W
N3
DDR3
M8
M1_DDR_A0
A0
VREFCA
M2_DDR_CKE
P7
4Gbit
M1_DDR_A1
A1
P3
(x16)
M1_DDR_A2
A2
M2_D_CLKN
N2
H1
M1_DDR_A3
A3
VREFDQ
M2_D_CLK
P8
M1_DDR_A4
A4
P2
M1_DDR_A5
A5
R8
L8
R419
240
M1_DDR_A6
A6
ZQ
R2
M1_DDR_A7
A7
T8
VDDC15_M0
M1_DDR_A8
A8
R3
B2
M1_DDR_A9
A9
VDD_1
L7
D9
M1_DDR_A10
A10/AP
VDD_2
R7
G7
M1_DDR_A11
A11
VDD_3
N7
K2
M1_DDR_A12
A12/BC
VDD_4
T3
K8
M1_DDR_A13
A13
VDD_5
T7
N1
M1_DDR_A14
A14
VDD_6
M7
N9
M1_DDR_A15
NC_5
VDD_7
R1
VDD_8
M2
R9
M1_DDR_BA0
BA0
VDD_9
N8
M1_DDR_BA1
BA1
M3
M1_DDR_BA2
BA2
A1
VDDQ_1
J7
A8
M1_D_CLK
CK
VDDQ_2
K7
C1
M1_D_CLKN
CK
VDDQ_3
K9
C9
M1_DDR_CKE
CKE
VDDQ_4
D2
VDDQ_5
L2
E9
M1_DDR_CS2
CS
VDDQ_6
K1
F1
M1_DDR_ODT
ODT
VDDQ_7
J3
H2
C490
0.1uF
M1_DDR_RASN
RAS
VDDQ_8
K3
H9
C491
0.1uF
M1_DDR_CASN
CAS
VDDQ_9
L3
M1_DDR_WEN
WE
J1
NC_1
T2
J9
RESET
NC_2
L1
NC_3
L9
SS_DDR3_4Gb_25n
Hynix_DDR3_4Gb_25n
NC_4
IC404-*1
IC404-*2
F3
K4B4G1646D-BCMA
H5TQ4G63CFR_RDC
M1_DDR_DQS2
DQSL
N3
A0
VREFCA
M8
N3
A0
VREFCA
M8
G3
P3
P7
A1
P7
P3
A1
M1_DDR_DQS_N2
DQSL
N2
A2
H1
N2
A2
H1
P8
A3
VREFDQ
P8
A3
VREFDQ
P2
A4
P2
A4
R8
A5
L8
R8
A5
L8
R2
A6
ZQ
R2
A6
ZQ
C7
A9
T8
A7
T8
A7
M1_DDR_DQS3
R3
A8
B2
R3
A8
B2
DQSU
VSS_1
L7
A9
VDD_1
D9
L7
A9
VDD_1
D9
B7
B3
R7
A10/AP
VDD_2
G7
R7
A10/AP
VDD_2
G7
N7
A11
A12/BC
VDD_3
VDD_4
K2
N7
A12/BC
A11
VDD_4
VDD_3
K2
M1_DDR_DQS_N3
DQSU
VSS_2
T3
A13
VDD_5
K8
T3
A13
VDD_5
K8
E1
VDD_6
N1
T7
A14
VDD_6
N1
M7
NC_5
VDD_7
N9
M7
NC_5
VDD_7
N9
VSS_3
VDD_8
R1
VDD_8
R1
E7
G8
M2
BA0
VDD_9
R9
M2
BA0
VDD_9
R9
N8
BA1
N8
BA1
M1_DDR_DM2
DML
VSS_4
M3
BA2
M3
BA2
J7
VDDQ_1
A8
A1
J7
VDDQ_1
A1
A8
D3
J2
K7
CK
VDDQ_2
C1
K7
CK
VDDQ_2
C1
M1_DDR_DM3
DMU
VSS_5
K9
CK
VDDQ_3
C9
K9
CK
VDDQ_3
C9
CKE
VDDQ_4
D2
CKE
VDDQ_4
D2
J8
L2
VDDQ_5
E9
L2
VDDQ_5
E9
VSS_6
K1
CS
VDDQ_6
F1
K1
CS
VDDQ_6
F1
J3
ODT
VDDQ_7
H2
J3
ODT
VDDQ_7
H2
E3
M1
K3
RAS
VDDQ_8
H9
K3
RAS
VDDQ_8
H9
M1_DDR_DQ16
L3
CAS
VDDQ_9
L3
CAS
VDDQ_9
DQL0
VSS_7
WE
J1
WE
J1
F7
M9
T2
RESET
NC_1
NC_2
J9
T2
RESET
NC_2
NC_1
J9
NC_3
L1
NC_3
L1
M1_DDR_DQ17
DQL1
VSS_8
NC_4
L9
NC_4
L9
F2
P1
F3
DQSL
NC_6
T7
F3
DQSL
G3
DQSL
G3
DQSL
M1_DDR_DQ18
DQL2
VSS_9
F8
P9
C7
DQSU
VSS_1
A9
C7
DQSU
VSS_1
A9
B7
DQSU
VSS_2
B3
E1
B7
DQSU
VSS_2
B3
E1
M1_DDR_DQ19
DQL3
VSS_10
E7
VSS_3
G8
E7
VSS_3
G8
H3
T1
D3
DML
VSS_4
J2
D3
DML
VSS_4
J2
DMU
VSS_5
J8
DMU
VSS_5
J8
M1_DDR_DQ20
DQL4
VSS_11
E3
VSS_6
M1
E3
VSS_6
M1
F7
DQL0
VSS_7
M9
F7
DQL0
VSS_7
M9
H8
T9
F2
DQL1
VSS_8
P1
F2
DQL1
VSS_8
P1
M1_DDR_DQ21
DQL5
VSS_12
F8
DQL2
VSS_9
P9
F8
DQL2
VSS_9
P9
H3
DQL3
VSS_10
T1
H3
DQL3
VSS_10
T1
G2
H8
DQL4
VSS_11
T9
H8
DQL4
VSS_11
T9
M1_DDR_DQ22
G2
DQL5
DQL6
VSS_12
G2
DQL6
DQL5
VSS_12
DQL6
H7
DQL7
H7
DQL7
H7
VSSQ_1
B1
VSSQ_1
B1
M1_DDR_DQ23
D7
DQU0
VSSQ_2
B9
D7
DQU0
VSSQ_2
B9
DQL7
C3
DQU1
VSSQ_3
D1
C3
DQU1
VSSQ_3
D1
B1
C8
DQU2
VSSQ_4
D8
C8
DQU2
VSSQ_4
D8
C2
DQU3
VSSQ_5
E2
C2
DQU3
VSSQ_5
E2
VSSQ_1
A7
DQU4
VSSQ_6
E8
A7
DQU4
VSSQ_6
E8
D7
B9
A2
B8
DQU5
VSSQ_7
G1
F9
A2
B8
DQU5
VSSQ_7
F9
G1
A3
DQU6
VSSQ_8
G9
A3
DQU6
VSSQ_8
G9
M1_DDR_DQ24
DQU0
VSSQ_2
DQU7
VSSQ_9
DQU7
VSSQ_9
C3
D1
M1_DDR_DQ25
DQU1
VSSQ_3
C8
D8
M1_DDR_DQ26
DQU2
VSSQ_4
C2
E2
M1_DDR_DQ27
DQU3
VSSQ_5
* DDR_VTT
A7
E8
M1_DDR_DQ28
DQU4
VSSQ_6
A2
F9
M1_DDR_DQ29
DQU5
VSSQ_7
B8
G1
M1_DDR_DQ30
DQU6
VSSQ_8
A3
G9
M1_DDR_DQ31
DQU7
VSSQ_9
VDDC15_M0
IC402
AP2303MPTR-G1
VIN
1
C421
10uF
+1.5V_Bypass Cap
GND
10V
2
DDR_VTT
Close to DDR Power Pin
R443
10K
VREFEN
3
1/16W
1%
VOUT
4
VDDC15_M0
C417
C414
C535
10uF
10uF
10uF
25V
25V
25V
C543
0.1uF
16V
DDR_VTT
DDR_VTT
AR400
AR407
56
56
1/16W
1/16W
C424
0.1uF
C453
0.1uF
M1_DDR_A14
M1_DDR_A8
M1_DDR_A11
C425
0.1uF
C454
0.1uF
M1_DDR_A6
AR401
AR408
56
56
1/16W
1/16W
C426
0.1uF
C455
0.1uF
M1_DDR_A1
M1_DDR_A4
M1_DDR_A12
C427
0.1uF
C456
0.1uF
M1_DDR_BA1
AR402
AR409
56
56
1/16W
1/16W
C428
0.1uF
C457
0.1uF
M1_DDR_A13
M1_DDR_A9
C429
0.1uF
C458
0.1uF
M1_DDR_A7
AR403
AR410
56
56
1/16W
1/16W
C430
0.1uF
C459
0.1uF
M1_DDR_A2
M1_DDR_A5
M1_DDR_A3
C431
0.1uF
C460
0.1uF
M1_DDR_A0
AR404
AR411
56
56
1/16W
1/16W
C432
0.1uF
C461
0.1uF
M1_DDR_BA0
M1_DDR_BA2
M1_DDR_A15
C433
0.1uF
C462
0.1uF
M1_DDR_A10
AR405
AR412
56
56
1/16W
1/16W
C434
0.1uF
C463
0.1uF
M1_DDR_WEN
M1_DDR_CASN
M1_DDR_ODT
C435
0.1uF
C464
0.1uF
M1_DDR_RASN
AR406
AR413
56
56
1/16W
1/16W
C436
0.1uF
C465
0.1uF
M1_DDR_CKE
M1_D_CLKN
C437
0.1uF
C466
0.1uF
M1_D_CLK
VDDC15_M0
M0_DDR_CKE
DDR_VTT_1
M0_DDR_RESET_N
C520
0.1uF
C521
0.1uF
M0_D_CLK
R412
56
C477
0.01uF
C522
0.1uF
1%
50V
R413
56
C523
0.1uF
1%
M0_D_CLKN
C524
0.1uF
VDDC15_M0
M1_DDR_CKE
C525
0.1uF
C526
0.1uF
M1_DDR_RESET_N
C527
0.1uF
M1_D_CLK
R427
C497
C528
0.1uF
56
0.01uF
1%
50V
R428
C529
0.1uF
56
1%
M1_D_CLKN
C530
0.1uF
VDDC15_M1
M2_DDR_CKE
C531
0.1uF
C532
0.1uF
M2_DDR_RESET_N
C533
0.1uF
M2_D_CLK
R421
C534
56
0.01uF
1%
50V
R423
56
1%
M2_D_CLKN
VDDC15_M0
VDDC15_M0
M0_1_DDR_VREFDQ
M0_DDR_VREFDQ
C479
C472
0.1uF
0.1uF
C483
C474
1000pF
1000pF
50V
50V
VDDC15_M0
VDDC15_M0
VDDC15_M1
VDDC15_M1
M1_1_DDR_VREFDQ
M1_DDR_VREFDQ
M2_DDR_VREFDQ
C516
C518
C470
0.1uF
0.1uF
0.1uF
C519
C517
C471
1000pF
1000pF
1000pF
50V
50V
50V
VDDC15_M1
+3.3V_NORMAL
+3.3V_NORMAL
IC407
AP2303MPTR-G1
[EP]
[EP]
C544
VIN
NC_3
1
8
NC_3
10uF
8
C537
10V
DDR_VTT_1
10uF
GND
NC_2
10V
2
7
NC_2
7
R446
VREFEN
VCNTL
10K
3
6
VCNTL
6
1/16W
1%
VOUT
NC_1
4
5
NC_1
5
C536
C541
C542
10uF
10uF
10uF
C546
25V
25V
25V
0.1uF
16V
LM15U
2014-12-18
MAIN3_DDR
4
LGE Internal Use Only
M2_1_DDR_VREFDQ
C473
0.1uF
C478
1000pF
50V
C545
10uF
10V
Advertisement
Table of Contents
