Dvio Board: 1394 Interface; Clock - Philips DVDR880/001 Service Manual

Circuit Diagrams and PWB Layouts

DVIO Board: 1394 Interface

1 2 3
1394 INTERFACE
+3V3_IEEE_A
OPTION
A
52
3147
10K
3148 F148
40
R0
F150
6K34
41 R1
VOLTAGE
38 TPBIAS0
2158 F122
F199 CURRENT
GENERATOR
1u
B
37 TPA0+
8 7 6 5
1101
4 F118 36 TPA0-
3 F119
F120
35 TPB0+
2
F121 34 TPB0-
1
C
59 XI
XTAL OSC
F123 60 XO

CLOCK

16
43
F162 TRANSMIT
44
1102
F146 F185
3116
45 ENCODER
NC
1R
D CX-11F 46
24M576
47
54
2104
100n
55
2105
100n
OPTION
28 29 50
E
3136
F193
1R
F192
F
5106
100MHZ
G
5109
100MHZ
H
5110
+3V3
100MHZ
I
1 2 3
DVDR880-890 /0X1
4 5 6 7
+3V3_IEEE_D +3V3_IEEE_PLL
+3V3_IEEE_D
7101
51 42 31 30 27 62 61 26 25 56 PDI1394
AVDD DVDD PLLVDD
CPS 24
+3V3_IEEE_D
F601
15
LPS
RECEIVED
BIAS ISO_ 23
DATA
+3V3_IEEE_D
DECODER/ F194
C|LKON 19
AND
TIMER
2 F110
SYSCLK
F111
LREQ 1
F112 3189
CTL0 4
LINK
10R
INTERFACE
F113 3171
CTL1 5
10R
F114 3172
D0 6
10R
D1 7 F115 3174
10R
F116 3176
D2 8
ARBITR'N
10R
AND F142 3105
D3 9
CONTROL
10R
F149 3107
STATE D4 10
10R
MACHINE
F152 3108
D5 11
LOGIC
10R
F157 3117
D6 12
PLL
10R
F109
3191
D7 13
10R
PC0 20 3188
47R
3190
21
PC1
DATA
47R
PC2 22
4101
CNA 3
F108
RESET_ 53
14
PD
AGND DGND PLLGND
49 48 39 33 32 64 63 18 17 58 57
PHY
F117
F138
+3V3_IEEE_PLL
F139
+3V3_IEEE_A
F140
+3V3_IEEE_D
5103
+3V3
100MHZ
4 5 6 7
7. EN 119
8 9 10
+3V3_LINK
+3V3_IEEE_D
LINK
3137 F195
1R
+3V3_LINK
OPTION
VDD
OPTION
F602
3193
F126 57 CYCLEOUT
91 LPS
1R F105
56 CYCLEIN
82 PHYD0
F100
81 PHYD1
80 PHYD2
F101
79 PHYD3
12KB BUFFER
76 PHYD4
F102
MEMORY
75 PHYD5
74 PHYD6
F103
73 PHYD7
LINK
F153
CORE
86 PHYCTL0
85 PHYCTL1
F154
87 LREQ
F156
92 LINKON
93 ISON
F158 +3V3_LINK
48 PD
88 SCLK
F107
55 CLK50
47 1394MODE
F104
F106
PHY_CNA
F175
+3V3
62
TESTPIN1
63
TESTPIN2
64
TESTPIN3
49
RESERVED1
50
51 RESERVED2
RESERVED3
52
RESERVED4
58
RESERVED5
59
RESERVED6
65
RESERVED7
66
RESERVED8
67
RESERVED9
68
RESERVED10
71
RESERVED11
72
RESERVED12
104
RESERVED13
105
RESERVED14
129
RESERVED15
130
RESERVED16
144 ASYNC
RESERVED17
TRANSMITTER
AND
RECEIVER
CONTROL
AND
42 RESET
1394_RSTn
STATUS
REGISTERS
F141
+3V3_LINK
8 9 10
11 12 13 14
LINKFIFO_DQ(7:0)
{LINK_AVCLK,LINK_AVSYNC,LINK_AVVALID,LINK_AVFSYNC,LINK_CSn,LINK_INTn,LINK_AVREADY}
7103
PDI1394
AV1D0 108 F124 LINKFIFO DQ(0)
F125
AV1D1 109 LINKFIFO DQ(1)
F127
AV1D2 110 LINKFIFO DQ(2)
AV1D3 111 F128 LINKFIFO DQ(3)
AV1D4 114 F129 LINKFIFO DQ(4)
F130
AV1D5 115 LINKFIFO DQ(5)
F197
AV1D6 116 F131 LINKFIFO DQ(6) LINK_AVREADY
AV1D7 117 F132 LINKFIFO DQ(7)
4103
AV1READY 118
AV1CLK 99 F133 LINK_AVCLK
LINK AVSYNC
AV1SYNC 103 F134
LINK AVVALID
AV1VALID 102 F135
AV1FSYNC 100 F136 LINK AVFSYNC
AV1ENDPCK 98 3103
AV1ERR0 96 F143 10K
AV1ERR1 97 F144
AV1SY 101 3106
10K
AV2D0 133 F163 3192
AV2D1 134
F165 3197 47K
AV2D2 135 F166 3198 47K
AV2D3 136 F167 3199 47K
AV2D4 139
F168 3100 47K
AV2D5 140 F169 3101 47K
AV2D6 141 F170 3104 47K
AV2D7 142 F171 3109 47K
AV2READY 143 F172 3110 47K
AV2CLK 124 F161 3118 47K
AV2SYNC 128 F184 3119 47K
AV2VAL D 127 F186 3120 47K
AV2FSYNC 125 F187 3121 47K
AV2ENDPCK 123 F188 3122 47K
AV2ERR0 LTLEND F190 3133 47K
121
AV2ERR1|DATAINV 122 F191 3134 22K
AV2SY 126 F189 3123 22K
47K
PA(0)
HIFA0 33
PA(1)
HIFA1 32
HIFA2 31 PA(2)
PA(3)
HIFA3 30
PA(4)
HIFA4 29
HIFA5 28 PA(5)
PA(6)
HIFA6 27
PA(7)
HIFA7 26
HIFA8 25 PA(8)
HIFD8 10 3124
+3V3_LINK
HIFD9 47K
9 3125
H FD10 8 3126 47K
H FD11 7 3127 47K
H FD12
4 3128 47K
H FD13 3 3130 47K
H FD14 2 3131 47K
H FD15
1 3132 47K
47K
PAD(0)
HIFAD0 22
HIFAD1 21 PAD(1)
HIFAD2 20 PAD(2)
PAD(3)
HIFAD3 19
PAD(4)
HIFAD4 16
HIFAD5 15 PAD(5)
PAD(6)
HIFAD6 14
PAD(7)
HIFAD7 13
HIF16BIT 45
PWRn
HIFWRN 37
HIFALE 39 PALE
PRDn
H FRDN 40
H FMUX 46
LINK_CSn
HIFCSN 36
HIFWAIT 41
F174 LINK_INTn
HIFINTN 38
GND 3115
+3V3_LINK
1K
4100
+3V3_LINK
4102
OPTION
PA(0:15)
PAD(7:0)
{SRAMCE0n,SRAMRDn,PINT0n,PINT1n,PALE,PWRn,PRDn,PRSTn}
CL 16532145_014.eps
11 12 13 14
1101 B1 3180 B7 F184 D12
1102 D1 3188 D7 F185 D2
2104 D3 3189 B7 F186 D12
2105 D3 3190 D7 F187 D12
2146 I5 3191 C7 F188 D12
2147 I5 3192 C13 F189 D12
2148 I6 3193 B7 F190 D12
2149 I6 3197 C13 F191 D12
A
2150 I6 3198 C13 F192 E3
2151 I6 3199 C13 F193 E3
2152 I6 4100 H12 F194 B6
2153 I7 4101 D7 F195 A8
2154 I7 4102 H12 F197 B13
2155 I7 4103 B13 F198 G12
2156 I7 5103 I5 F199 B1
2157 I8 5106 G2 F601 A6
2158 B2 5109 G2 F602 B9
B
2163 C2 5110 H2
2170 D1 7101 A5
2171 D1 7103 B12
2173 G3 F100 B8
2174 G4 F101 B8
2175 H3 F102 C8
2176 H3 F103 C8
2177 H3 F104 D8
2178 H4 F105 B8
C
2181 I2 F106 D8
2182 I3 F107 C8
2183 I3 F108 D7
2184 I3 F109 C6
2187 I4 F110 B6
2192 I8 F111 B6
2193 I8 F112 B6
2194 I8 F113 B6
D 2195 I8 F114 B6
2196 I9 F115 C6
2197 I9 F116 C6
3100 C13 F117 E7
3101 D13 F118 B2
3102 B13 F119 B2
3103 C12 F120 C2
3104 D13 F121 C2
3105 C7 F122 B2
E 3106 C12 F123 C2
3107 C7 F124 B12
3108 C7 F125 B12
3109 D13 F126 B9
3110 D13 F127 B12
3111 E8 F128 B12
3113 G9 F129 B12
3115 G14 F130 B12
3116 D2 F131 B12
F
3117 C7 F132 B12
3118 D13 F133 B12
3119 D13 F134 C12
3120 D13 F135 C12
3121 D13 F136 C12
3122 D13 F137 E4
3123 D13 F138 G4
3124 E12 F139 G4
3125 E12 F140 H4
G
3126 E12 F141 I9
3127 E12 F142 C6
3128 F12 F143 C12
3130 F12 F144 C12
3131 F12 F146 D1
3132 F12 F148 A3
3133 D13 F149 C6
3134 D13 F150 B3
3136 E3 F152 C6
H
3137 A8 F153 C8
3138 A7 F154 C8
3139 A7 F156 C8
3140 A8 F157 C6
3141 A8 F158 C8
3147 A3 F161 D12
3148 A3 F162 D1
3164 B2 F163 C12
3165 B2 F165 C12
I
3166 D8 F166 C12
3171 B7 F167 C12
3172 B7 F168 C12
3173 C2 F169 D12
3174 C7 F170 D12
3176 C7 F171 D12
3177 C2 F172 D12
221101
3178 C2 F174 G12
3179 A7 F175 D8