MSI 880G-E45 Series Manual page 119

▶ DIMM1~4 Memory SPD Information
Appuyez sur <Enter> pour entrer dans le sous-menu. Ce sous-menu montre
l'information de la mémoire installée.
▶ Advance DRAM Configuration
Appuyez sur <Enter> pour entrer dans le sous-menu.
▶ DRAM Timing Mode
Ce domaine possède la capacité de détecter automatiquement les DRAM timing. Si
vous le mettez en [DCT 0], [DCT 1] ou [Both], des domaines appaîssent et à choisir.
DCT 0 contrôle canal A et DCT1 contrôle canal B.
▶ CAS Latency (CL)
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Il contrôle le latence CAS, qui détermine le retard du timing (en cycle
d'horloge) avant que le SDRAM commence un ordre de lecture après l'avoir reçu.
▶ tRCD
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Lorsque le DRAM est renouvellé, les rangs et les colonnes sont tous
adressés séparément.Cet article vous permet de déterminer le timing de la transi-
tion de RAS (row address strobe) à CAS (column address strobe). Moins fonctionne
l'horloge, plus vite est la performance de DRAM.
▶ tRP
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Cet article contrôle le numéro de cycles pour que le Row Address
Strobe (RAS) soit permit à précharger. S'il n'y a pas assez de temps pour que le
RAS accumule son charge avant le refraîchissement de to DRAM, le refraîchisse-
ment peut être incomplet et le DRAM peut échouer à retirer les données. Cet article
applique seulement quand le DRAM synchrone est installé dans le système.
▶ tRAS
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. L'article détermine le temps que le RAS prend pour lire ou écrire une
cellule de mémoire.
▶ tRTP
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Ce réglage contrôle l'interval de temps entre un ordre de lecture et de
précharge.
▶ tRC
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Le temps de cycle de rang détermine le nombre minimum de cycles
d'horloge qu'un rang de mémoire prend pour compléter un cycle complet, de
l'activation du rang jusqu'au précharge du rang active.
▶ tWR
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Il spécifie la quantité de retard (en cycles d'horloge) qui doit se passer
après l'achèvement d'une opération valide d'écriture, avant qu'une active banque
puisse être chargée. Ce retard est revendiqué pour garantir que les données dans
le tempon d'écriture puissent être écrites aux cellules de mémoire avant l'apparition
du précharge.
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