MSI G31M4 Series Manual page 81

DRAM Timing Mode (M ode DRAM Timing)
Mis en [Enabled] rend DRAM CAS# Latency autom atiquement déterm iné par
BIOS basé sur les configurations sur le SPD (Serial Presence Detect) EEPROM
sur le moduole DRAM.
CAS Latency(CL) (Latence CAS)
Lorsque le mode DRAM Timing est mis en [Manual], ce dom aine est ajustable.
Il contrôle la latence CAS, qui détermine le retard de timing (dans les cycles
d'horloge) avant que le SDRAM commence un ordre de lecture après l'avoir
reçu.
tRCD
Lorsque le mode DRAM Timing est mis en [Manual], ce dom aine est ajustable.
Quand le DRAM est rafraîchi, les rangs et les colonnes sont tous adressés
séparément. Cet article vous permet de déterm iner le timing de la transition de
RAS (row address strobe) à CAS (column address strobe). Le moins fonctionne
l'horloge, le plus vite est la performance de DRAM.
tRP
Lorsque le mode DRAM Timing est mis en [Manual], ce domaine est ajustable. Cet
article contrôle le numéro de cycles pour que le Row Address Strobe (RAS) soit
permit de précharger. S'il n'y a pas assez de temps pour que le RAS accumule son
charge avant le refraîchissement de DRAM, le refraîchissement peut être incomplet
et le DRAM peut échouer à retenir les données.Cet article applique seulem ent
quand le DRAM synchrone est installé dans le système.
tRAS
Lorsque le mode DRAM Timing est mis en [Manual], ce domaine est ajustable. Cet
article détermine le temps que le RAS prend pour lire ou écrire sur une cellule de
m ém oire.
tRTP
Quand le DRAM Timing Mode est m is en [Manual], time interval between a
read and a precharge com mand.
tRC
Lorsque le mode DRAM Timing est mis en [Manual], ce dom aine est ajustable.
ce temps du cycle de rang déterm ine le numéro minimum du cycle d'horloge
dont un rang de mém oire a besoin afin de compléter un plein cycle, de
l'activation du rang jusqu'à la préparation du rang active.
tWR
Lorsque DRAM Timing Mode est mis en [Manual], Ce domaine est ajustable. Il
spécifie la quantité de retard (en cycles d'horloge) qui doit disparaître après la
fin d'une opération d'écriture valide, avant qu'une banque activée soit
préchargée. Ce retard sert à garantir que les données dans les buffers blancs
soient écrites sur les cellules m émoire avant le surgissement du précharge.
tRRD
Lorsque le mode DRAM Timing est mis en [Manual], ce dom aine est ajustable.
Il spécifie le retard activité-à-activité de banques différentes. Le temps interval
entre une lecture et un ordre de précharge.
Fr-23