Table of Contents
Advertisement
Circuit Diagrams and PWB Layouts
10-4-12
B03D, UMAC 0 DDR3
UMAC 0 DDR3
B03D
+1V5-M0
M0-MA0
3J35
3J34
M0-MA1
100R
100R
3J37
3J36
M0-MA2
100R
100R
3J39
3J38
+1V5-M0
M0-MA3
100R
100R
3J3B
3J3A
M0-MA4
100R
100R
3J3D
3J3C
M0-MA5
100R
100R
3J3E
3J3F
M0-MA6
100R
100R
3J3G
3J3H
M0-MA7
100R
100R
3J3J
3J3K
M0-MA8
100R
100R
3J3L
3J3M
100R
M0-MA9
100R
FJ0A
3J3N
3J3P
DDR-MVREF01
100R
100R
M0-MA10
3J3Y
3J3R
100R
100R
M0-MA11
3J3S
3J3T
100R
100R
M0-MA12
3J3U
3J3V
100R
100R
M0-MA13
3J3W
3J3Z
100R
100R
M0-MA14
3J40
3J41
100R
100R
M0-MA15
3J42
3J43
100R
100R
+1V5-M0
M0-BA0
3J44
3J45
100R
100R
M0-BA1
3J46
3J47
100R
100R
M0-BA2
RES
3J48
3J49
100R
100R
M0-RAS#
3J4A
3J4B
100R
100R
M0-CAS#
3J4C
3J4D
100R
100R
M0-WE#
3J4E
3J4F
100R
100R
M0-CS#
3J4G
3J4H
100R
100R
M0-ODT
3J4J
3J4K
100R
100R
M0-CKE
M0-MCLK0#
3J4L
3J4M
100R
100R
M0-RESET#
3J4N
3J4P
100R
100R
QFU2.1E LA
10.
+1V5-M0
7J03
H5TQ2G63BFR-PBC
M0-MA0
N3
0
M0-MA1
P7
1
M0-MA2
P3
2
M0-MA3
N2
3
M0-MA4
P8
4
M0-MA5
P2
5
M0-MA6
R8
A
6
M0-MA7
R2
7
M0-MA8
DB61
T8
8
M0-MA9
R3
9
M0-MA10
L7
10
DB00
M0-MA11
R7
11
M0-MA12
N7
12
DB02
T3
M0-MA13
13
M0-MA14
DB03
T7
14
M7
M0-MA15
15
BC
AP
H1
DDR-MVREF01
VREFDQ
M8
VREFCA
L8
ZQ
DB68
M2
BA0
N8
BA1
M3
BA2
J3
M0-BA0
RAS
DB60
K1
M0-MCLK0
M0-BA1
ODT
DB04
K3
M0-BA2
CAS
DB05
J7
M0-RAS#
CK
DB07
K7
M0-ODT
CK
K9
M0-CAS#
CKE
DB65
L2
M0-MCLK0
CS
DB08
L3
M0-MCLK0#
WE
T2
RESET
DB66
E7
M0-CKE
DML
D3
M0-CS#
DMU
M0-WE#
M0-RESET#
M0-DQM1
M0-DQM0
+1V5-M0
+1V5-M0
EN 92
VDD
VDDQ
D7
M0-MD0
0
C3
M0-MD5
1
C8
DB09
M0-MD4
M0-MA0
2
C2
M0-MD7
M0-MA1
3
DQU
A7
M0-MD2
M0-MA2
4
A2
M0-MD1
M0-MA3
5
B8
M0-MD6
M0-MA4
6
A3
DB10
M0-MD3
M0-MA5
7
M0-MA6
C7
DB11
M0-DQS0
M0-MA7
DQSU
B7
DB12
M0-DQS#0
M0-MA8
DQSU
M0-MA9
F3
DB13
M0-DQS1
M0-MA10
DQSL
G3
DB15
M0-DQS#1
M0-MA11
DQSL
M0-MA12
E3
M0-MD15
M0-MA13
0
F7
M0-MD12
M0-MA14
1
F2
M0-MD9
M0-MA15
2
F8
DB69
M0-MD10
3
DQL
H3
M0-MD11
4
H8
DB17
M0-MD14
5
G2
M0-MD13
DDR-MVREF02
6
H7
M0-MD8
7
J1
J9
L1
NC
M0-BA0
L9
M0-BA1
M0-BA2
M0-RAS#
M0-ODT
M0-CAS#
VSSQ
VSS
M0-MCLK0
M0-MCLK0#
M0-CKE
M0-CS#
M0-WE#
M0-RESET#
M0-DQM3
M0-DQM2
DDR-MVREF02
+1V5-M0
+1V5-M0
back to
2013-Apr-05
div. table
+1V5-M0
7J04
H5TQ2G63BFR-PBC
VDD
VDDQ
N3
0
P7
1
P3
2
N2
3
P8
4
P2
5
R8
A
6
R2
DB18
7
DB19
T8
DQU
8
R3
9
L7
10
R7
11
N7
12
T3
DB20
13
DQSU
T7
DB21
14
DQSU
M7
15
BC
DQSL
AP
DQSL
H1
VREFDQ
M8
VREFCA
L8
ZQ
DQL
M2
BA0
DB67
N8
BA1
M3
BA2
J3
DB22
RAS
K1
ODT
K3
DB23
CAS
J7
CK
K7
CK
K9
CKE
L2
NC
CS
L3
DB24
WE
T2
RESET
E7
DML
D3
DMU
VSSQ
VSS
+1V5-M0
FJ0B
DBB3
DBB8
DBC3
DBB4
DBB9
DBC4
DBB5
DBC0
DBC5
DBB6
DBC1
DBC6
DBB7
DBC2
DBC7
UMAC 0 DDR3
B03D
D7
M0-MD16
0
C3
DB25
M0-MD18
1
C8
M0-MD20
2
C2
M0-MD23
3
A7
M0-MD17
4
A2
M0-MD21
5
B8
DB26
M0-MD19
6
A3
M0-MD22
7
C7
M0-DQS2
B7
M0-DQS#2
F3
DB27
M0-DQS3
G3
DB29
M0-DQS#3
E3
M0-MD29
0
F7
M0-MD28
1
F2
M0-MD25
2
F8
DB30
M0-MD26
3
H3
M0-MD27
4
H8
M0-MD30
5
G2
M0-MD31
6
H7
DB70
M0-MD24
7
J1
J9
L1
L9
3
2011-12-16
2
2011-11-24
8204 000 9238
19280_012_120322.eps
120322
Advertisement
Table of Contents
