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HYB18TC1G160C2F-2.5
DQ0
SDDR_D[0]
G8
SDDR_D[1]
DQ1
G2
DQ2
SDDR_D[2]
H7
SDDR_D[3]
DQ3
H3
DQ4
SDDR_D[4]
H1
SDDR_D[5]
DQ5
H9
DQ6
SDDR_D[6]
F1
SDDR_D[7]
DQ7
F9
DQ8
SDDR_D[8]
C8
SDDR_D[9]
DQ9
C2
DQ10
SDDR_D[10]
D7
DQ11
SDDR_D[11]
D3
DQ12
SDDR_D[12]
D1
DQ13
SDDR_D[13]
D9
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DQ14
B1
DQ15
SDDR_D[15]
B9
+1.8V_S_DDR
VDD5
A1
VDD4
E1
VDD3
J9
VDD2
M9
VDD1
R1
VDDQ10
A9
VDDQ9
C1
VDDQ8
C3
VDDQ7
C7
VDDQ6
C9
VDDQ5
E9
VDDQ4
G1
VDDQ3
G3
VDDQ2
G7
VDDQ1
G9
VSS5
A3
VSS4
E3
VSS3
J3
VSS2
N1
VSS1
P9
IC300-*1
HY5PS1G1631CFP-S6
VREF
J2
G8
DQ0
DQ1
A0
M8
G2
H7
H3
DQ3
DQ2
VSSQ10
A2
A3
A1
M3
M7
H9
H1
DQ4
DQ5
B2
A4
A5
N8
N2
N3
F9
F1
DQ7
DQ6
A7
A6
N7
P2
C8
C2
DQ8
DQ10
DQ9
A9
A8
P3
P8
D1
D7
D3
DQ11
DQ12
VSSQ9
A10/AP
A11
A12
P7
M2
B1
D9
DQ13
DQ14
B8
R2
B9
DQ15
BA2
BA1
BA0
L2
L3
A1
VDD5
L1
E1
J9
VDD4
VDD3
CK
CKE
CK
K8
J8
R1
M9
VDD1
VDD2
VSSQ8
K2
A7
CS
ODT
RAS
L8
K9
A9
C1
VDDQ10
VDDQ8
VDDQ9
WE
CAS
L7
K3
K7
HYNIX 1G
C7
C3
C9
VDDQ7
VDDQ6
LDQS
G1
E9
VDDQ4
VDDQ5
VSSQ7
UDQS
B7
F7
G3
G7
VDDQ2
VDDQ3
D2
LDM
UDM
F3
G9
VDDQ1
B3
A3
VSS5
UDQS
LDQS
E8
A8
E3
J3
VSS4
VSS3
VSS2
NC5
R3
P9
N1
VSS1
VSSQ6
NC6
R7
D8
NC2
NC1
E2
A2
B2
B8
VSSQ10
VSSQ9
VSSQ8
NC3
R8
D2
D8
A7
VSSQ6
VSSQ7
VSSDL
J7
E7
F2
VSSQ5
VSSQ4
VSSQ5
H2
F8
VSSQ2
VSSQ3
E7
VDDL
J1
H8
VSSQ1
VSSQ4
F2
IC300-*2
EDE1116AEBG-8E-F
VSSQ3
VREF
DQ0
F8
J2
G2
G8
H7
DQ2
DQ1
A1
A2
A0
M3
M8
H3
H1
DQ3
DQ4
A4
A3
N2
M7
N8
H9
F1
DQ6
DQ5
VSSQ2
A5
A6
N3
N7
C8
F9
DQ7
DQ8
DQ9
H2
A7
A8
P8
P2
C2
D3
D7
DQ11
DQ10
A11
A9
A10
M2
P3
D9
D1
DQ13
DQ12
A12
P7
R2
B9
B1
DQ15
DQ14
BA0
BA1
L2
VSSQ1
BA2
L3
L1
E1
A1
VDD_5
VDD_4
H8
CK
CK
J8
M9
J9
VDD_3
VDD_1
VDD_2
CKE
K2
K8
R1
ODT
CS
K9
A9
VDDQ_9
VDDQ_10
RAS
CAS
L8
K7
ELPIDA 1G
C1
C3
VDDQ_7
VDDQ_8
WE
L7
K3
C7
E9
C9
VDDQ_5
VDDQ_6
LDQS
UDQS
F7
G1
G3
VDDQ_3
VDDQ_4
B7
G9
G7
VDDQ_1
VDDQ_2
UDM
LDM
B3
F3
LDQS
E8
A3
E3
VSS_4
VSS_5
UDQS
A8
J3
N1
VSS_1
VSS_2
VSS_3
NC_6
NC_5
R3
R7
P9
NC_1
A2
B2
VSSQ_10
VSSQ_9
NC_3
NC_2
R8
E2
B8
A7
D2
VSSQ_7
VSSQ_8
VSSDL
J7
E7
D8
VSSQ_5
VSSQ_6
F8
F2
VSSQ_3
VSSQ_4
VDDL
J1
H8
H2
VSSQ_2
VSSQ_1
IC300-*3
K4T1G164QE-HCE7
VREF
J2
G8
G2
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DQ1
A0
A1
M8
H3
H7
DQ3
DQ2
A3
A2
M3
M7
N2
H9
H1
DQ4
DQ5
A4
A5
N3
N8
F1
F9
DQ6
DQ7
DQ8
A6
A7
P2
N7
C2
C8
D7
DQ9
DQ10
A10/AP
A8
A9
P3
P8
D1
D3
DQ11
DQ12
A11
A12
M2
P7
D9
B1
DQ13
DQ14
R2
B9
DQ15
BA1
BA0
BA2
L2
L3
A1
VDD_5
L1
E1
J9
VDD_3
VDD_4
CK
CK
CKE
K8
J8
M9
R1
VDD_2
VDD_1
K2
ODT
RAS
CS
K9
L8
SS 1G
C1
A9
VDDQ_8
VDDQ_9
VDDQ_10
WE
CAS
K3
K7
L7
C9
C7
C3
VDDQ_6
VDDQ_7
LDQS
E9
G1
VDDQ_5
VDDQ_4
UDQS
B7
F7
G7
G3
VDDQ_3
VDDQ_2
LDM
UDM
F3
G9
VDDQ_1
B3
A3
VSS_5
LDQS
UDQS
E8
A8
E3
J3
VSS_4
VSS_2
VSS_3
NC_5
R3
N1
P9
VSS_1
NC_6
R7
VSSQ_10
NC_1
NC_2
E2
A2
B8
B2
A7
VSSQ_8
VSSQ_9
NC_3
R8
D2
D8
VSSQ_6
VSSQ_7
VSSDL
J7
E7
F2
VSSQ_5
VSSQ_4
VDDL
H2
F8
VSSQ_1
VSSQ_3
VSSQ_2
J1
H8
THE
SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE
SYMBOL MARK OF THE SCHEMETIC.
DDR2
DDR2 1.8V By CAP - Place these Caps near Memory
+1.8V_DDR
MLB-201209-0120P-N2
C323
0.1uF
+1.8V_S_DDR
IC300
VREF
AR300
J2
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M8
56
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56
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M7
AR301
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A5
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N3
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ADDR2_A[7]
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AR302
N7
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SDDR_A[0]
ADDR2_A[0]
A7
SDDR_A[7]
P2
SDDR_A[2]
ADDR2_A[2]
A8
P8
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SDDR_A[4]
ADDR2_A[4]
A9
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P3
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56
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A10/AP
M2
SDDR_A[10]
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R319 56
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A11
SDDR_A[11]
P7
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R320
56
ADDR2_A[8]
A12
R2
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L2
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56
R303
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56
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L3
BA2
L1
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56
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R351
22
R306
ADDR2_MCLK
0
READY
CK
SDDR_CK
J8
CK
/SDDR_CK
22
R307
/ADDR2_MCLK
K8
CKE
K2
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56
R308
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READY
+1.8V_S_DDR
R346
4.7K
ODT
READY
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56
R309
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K9
R347
4.7K
CS
L8
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QIMONDA 1G
K7
/SDDR_RAS
56
R310
/ADDR2_RAS
CAS
/SDDR_CAS
56
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/ADDR2_CAS
L7
WE
K3
/SDDR_WE
56
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56
R313
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F7
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56
R314
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B7
LDM
F3
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56
R315
ADDR2_DQM0_P
UDM
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56
R316
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B3
LDQS
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56
R317
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E8
UDQS
A8
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56
R318
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NC5
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56
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ADDR2_D[14]
AR307
NC1
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ADDR2_D[4]
NC2
E2
SDDR_D[3]
ADDR2_D[3]
NC3
R8
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56
ADDR2_D[6]
AR308
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+1.8V_S_DDR
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56
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J1
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56
L300
C302
0.1uF
+1.8V_S_DDR
IC100
LGE3369A (Saturn6 Non RM)
D15
A_MVREF
ADDR2_A[0]
C13
T26
BDDR2_A[0]
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B_DDR2_A0
A22
AF26
BDDR2_A[1]
ADDR2_A[1]
A_DDR2_A1
B_DDR2_A1
B13
T25
BDDR2_A[2]
ADDR2_A[2]
A_DDR2_A2
B_DDR2_A2
ADDR2_A[3]
C22
AF23
BDDR2_A[3]
A_DDR2_A3
B_DDR2_A3
A13
T24
BDDR2_A[4]
ADDR2_A[4]
A_DDR2_A4
B_DDR2_A4
ADDR2_A[5]
A23
AE23
BDDR2_A[5]
A_DDR2_A5
B_DDR2_A5
C12
R26
BDDR2_A[6]
ADDR2_A[6]
A_DDR2_A6
B_DDR2_A6
ADDR2_A[7]
B23
AD22
BDDR2_A[7]
A_DDR2_A7
B_DDR2_A7
B12
R25
BDDR2_A[8]
ADDR2_A[8]
A_DDR2_A8
B_DDR2_A8
ADDR2_A[9]
C23
AC22
BDDR2_A[9]
A_DDR2_A9
B_DDR2_A9
B22
AD23
BDDR2_A[10]
ADDR2_A[10]
A_DDR2_A10
B_DDR2_A10
ADDR2_A[11]
A12
R24
BDDR2_A[11]
A_DDR2_A11
B_DDR2_A11
A24
AE22
BDDR2_A[12]
ADDR2_A[12]
A_DDR2_A12
B_DDR2_A12
C24
AC23
A_DDR2_BA0
B_DDR2_BA0
B24
AC24
A_DDR2_BA1
B_DDR2_BA1
D24
AB22
A_DDR2_BA2
B_DDR2_BA2
B14
V25
A_DDR2_MCLK
B_DDR2_MCLK
A14
V24
/A_DDR2_MCLK
/B_DDR2_MCLK
D23
AB23
A_DDR2_CKE
B_DDR2_CKE
D14
U26
A_DDR2_ODT
B_DDR2_ODT
D13
U25
/A_DDR2_RAS
/B_DDR2_RAS
D12
U24
/A_DDR2_CAS
/B_DDR2_CAS
D22
AB24
/A_DDR2_WE
/B_DDR2_WE
B18
AB26
A_DDR2_DQS0
B_DDR2_DQS0
C17
AA26
A_DDR2_DQS1
B_DDR2_DQS1
C18
AC25
A_DDR2_DQM0
B_DDR2_DQM0
A19
AC26
A_DDR2_DQM1
B_DDR2_DQM1
A18
AB25
A_DDR2_DQSB0
B_DDR2_DQSB0
B17
AA25
A_DDR2_DQSB1
B_DDR2_DQSB1
B15
W25
ADDR2_D[0]
BDDR2_D[0]
A_DDR2_DQ0
B_DDR2_DQ0
ADDR2_D[1]
A21
AE26
BDDR2_D[1]
A_DDR2_DQ1
B_DDR2_DQ1
A15
W24
ADDR2_D[2]
BDDR2_D[2]
A_DDR2_DQ2
B_DDR2_DQ2
B21
AF24
ADDR2_D[3]
BDDR2_D[3]
A_DDR2_DQ3
B_DDR2_DQ3
ADDR2_D[4]
C21
AF25
BDDR2_D[4]
A_DDR2_DQ4
B_DDR2_DQ4
C14
V26
ADDR2_D[5]
BDDR2_D[5]
A_DDR2_DQ5
B_DDR2_DQ5
ADDR2_D[6]
C20
AE25
BDDR2_D[6]
A_DDR2_DQ6
B_DDR2_DQ6
C15
W26
ADDR2_D[7]
BDDR2_D[7]
A_DDR2_DQ7
B_DDR2_DQ7
ADDR2_D[8]
C16
Y26
BDDR2_D[8]
A_DDR2_DQ8
B_DDR2_DQ8
C19
AD25
ADDR2_D[9]
BDDR2_D[9]
A_DDR2_DQ9
B_DDR2_DQ9
ADDR2_D[10]
B16
Y25
BDDR2_D[10]
A_DDR2_DQ10
B_DDR2_DQ10
B20
AE24
ADDR2_D[11]
BDDR2_D[11]
A_DDR2_DQ11
B_DDR2_DQ11
ADDR2_D[12]
A20
AD26
BDDR2_D[12]
A_DDR2_DQ12
B_DDR2_DQ12
A16
Y24
ADDR2_D[13]
BDDR2_D[13]
A_DDR2_DQ13
B_DDR2_DQ13
ADDR2_D[14]
B19
AD24
BDDR2_D[14]
A_DDR2_DQ14
B_DDR2_DQ14
A17
AA24
ADDR2_D[15]
BDDR2_D[15]
A_DDR2_DQ15
B_DDR2_DQ15
+1.8V_S_DDR
+1.8V_S_DDR
IC301
HYB18TC512160B2F-2.5
VREF
J2
AR303
BDDR2_A[9]
TDDR_A[9]
BDDR2_A[3]
TDDR_A[3]
TDDR_A[0]
A0
M8
A1
BDDR2_A[1]
TDDR_A[1]
TDDR_A[1]
M3
56
A2
BDDR2_A[10]
TDDR_A[10]
TDDR_A[2]
M7
AR304
TDDR_A[3]
A3
N2
A4
TDDR_A[4]
BDDR2_A[5]
TDDR_A[5]
N8
TDDR_A[5]
A5
N3
BDDR2_A[12]
TDDR_A[12]
A6
56
TDDR_A[6]
N7
BDDR2_A[7]
TDDR_A[7]
AR305
TDDR_A[7]
A7
P2
TDDR_A[0]
BDDR2_A[0]
A8
TDDR_A[8]
P8
TDDR_A[2]
BDDR2_A[2]
TDDR_A[9]
A9
P3
TDDR_A[4]
BDDR2_A[4]
A10/AP
TDDR_A[10]
M2
56
TDDR_A[6]
BDDR2_A[6]
TDDR_A[11]
A11
P7
BDDR2_A[11]
R325
56
TDDR_A[11]
A12
TDDR_A[12]
R2
TDDR_A[8]
BDDR2_A[8]
R326
56
BDDR2_BA[0]
TDDR_BA[0]
BA0
R327
56
L2
BDDR2_BA[1]
R328
56
TDDR_BA[1]
BA1
L3
BDDR2_MCLK
R330
22
CK
J8
CK
K8
/BDDR2_MCLK
R331
22
CKE
K2
BDDR2_CKE
R332
56
TDDR_CKE
READY
+1.8V_S_DDR
TDDR_ODT
R348
4.7K
ODT
K9
READY
BDDR2_ODT
4.7K
CS
R333
56
R349
L8
RAS
K7
/TDDR_RAS
/BDDR2_RAS
CAS
R334
56
L7
QIMONDA 512M
/TDDR_CAS
/BDDR2_CAS
R335
56
WE
K3
/TDDR_WE
/BDDR2_WE
R336
56
LDQS
TDDR_DQS0_P
F7
BDDR2_DQS0_P
UDQS
R337
56
B7
BDDR2_DQS1_P
R338
56
TDDR_DQS1_P
TDDR_DQM0_P
LDM
F3
BDDR2_DQM0_P
UDM
R339
56
B3
BDDR2_DQM1_P
R340
56
TDDR_DQM1_P
LDQS
TDDR_DQS0_N
E8
BDDR2_DQS0_N
R341
56
UDQS
A8
BDDR2_DQS1_N
R342
56
TDDR_DQS1_N
AR310
NC4
L1
BDDR2_D[11]
TDDR_D[11]
NC5
R3
BDDR2_D[12]
TDDR_D[12]
NC6
R7
BDDR2_D[9]
TDDR_D[9]
BDDR2_D[14]
TDDR_D[14]
AR311
56
NC1
A2
BDDR2_D[4]
TDDR_D[4]
NC2
E2
BDDR2_D[3]
TDDR_D[3]
NC3
R8
BDDR2_D[1]
TDDR_D[1]
BDDR2_D[6]
56
TDDR_D[6]
AR312
BDDR2_D[15]
TDDR_D[15]
VSSDL
J7
+1.8V_S_DDR
BDDR2_D[8]
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