MSI 790XT User Manual page 103

▶ DRAM Tmng Mode
Ce domane possède la capacté de détecter automatquement les DRAM tmng. S
vous le mettez en [DCT 0], [DCT 1] ou [Both], des domanes appaîssent et à chosr.
DCT 0 contrôle canal A et DCT1 contrôle canal B.
▶ CAS Latency (CL)
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Il contrôle le latence CAS, qu détermne le retard du tmng (en cycle
d'horloge) avant que le SDRAM commence un ordre de lecture après l'avor reçu.
▶ tRCD
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Quand le DRAM est rafraîch, les rangs et les colonnes sont tous ad-
ressés séparément. Cet artcle vous permet de détermner le tmng de la transton
de RAS (row address strobe) à CAS (column address strobe). Le mons fonctonne
l'horloge, le plus vte est la performance de DRAM.
▶ tRP
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Cet artcle contrôle le numéro de cycles pour que le Row Address
Strobe (RAS) sot permt à précharger. S'l n'y a pas assez de temps pour que le
RAS accumule son charge avant le refraîchssement de to DRAM, le refraîchsse-
ment peut être ncomplet et le DRAM peut échouer à retrer les données. Cet artcle
applque seulement quand le DRAM synchrone est nstallé dans le système.
▶ tRAS
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. L'artcle détermne le temps que le RAS prend pour lre ou écrre une
cellule de mémore.
▶ tRTP
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Ce réglage contrôle l'nterval de temps entre un ordre de lecture et de
précharge.
▶ tRC
Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Ce réglage détermne le numéro mnmum des cycles d'horloge qu'un
rang de mémore prend pour compléter un cycle plen, de l'actvté du rang jusqu'au
précharge du rang d'actvté.
▶ tWR
Lorsque le DRAM Tmng Mode est mse en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Il spécfie la quantté de retard (en cycles d'horloge) qu dot se passer
après l'achèvement d'une opératon valde d'écrture, avant qu'une actve banque
pusse être chargée. Ce retard est revendqué pour garantr que les données dans
le tempon d'écrture pussent être écrtes aux cellules de mémore avant l'apparton
du précharge.
▶ tRRD
Lorsque le DRAM Tmng Mode est mse en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Il spécfie le retard actvté-à-actvté de banques dfférentes.
Franças
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