LG 40LX770H Service Manual page 33

VREF_M1_0
IC101
LG1311-C1
VREF_M1_1
A2
M1_DDR_VREF1
Y1
M1_DDR_VREF2
M5
M1_DDR_A0
M1_DDR_A0
N5
M1_DDR_A1 M1_DDR_A1
K5
M1_DDR_A2
M1_DDR_A2
H5
M1_DDR_A3 M1_DDR_A3
T4
M1_DDR_A4
M1_DDR_A4
H4
M1_DDR_A5 M1_DDR_A5
R4
M1_DDR_A6 M1_DDR_A6
J5
M1_DDR_A7 M1_DDR_A7
T5
M1_DDR_A8 M1_DDR_A8
L5
M1_DDR_A9
M1_DDR_A9
U4
M1_DDR_A10 M1_DDR_A10
P4
M1_DDR_A11
M1_DDR_A11
P5
M1_DDR_A12 M1_DDR_A12
K4
M1_DDR_A13
M1_DDR_A13
R5
M1_DDR_A14 M1_DDR_A14
N4
M1_DDR_A15
M1_DDR_A15
G4
M1_DDR_BA0
M1_DDR_BA0
U5
M1_DDR_BA1 M1_DDR_BA1
L4
M1_DDR_BA2 M1_DDR_BA2
R3
M1_DDR_U_CLKP M1_U_CLK
R2
M1_U_CLKN
M1_DDR_U_CLKN
F3
M1_DDR_D_CLKP M1_D_CLK
F2
M1_D_CLKN
M1_DDR_D_CLKN
M4
M1_DDR_CKE M1_DDR_CKE
F5
M1_DDR_ODT M1_DDR_ODT
E4
M1_DDR_RASN
M1_DDR_RASN
F4
M1_DDR_CASN M1_DDR_CASN
G5
M1_DDR_WEN
M1_DDR_WEN
J4
M1_DDR_RESET_N M1_DDR_RESET_N
E2
M1_DDR_DQS_P0 M1_DDR_DQS0
E3
M1_DDR_DQS_N0
M1_DDR_DQS_N0
G2
M1_DDR_DQS_P1 M1_DDR_DQS1
G1
M1_DDR_DQS_N1
M1_DDR_DQS_N1
P2
M1_DDR_DQS_P2 M1_DDR_DQS2
P3
M1_DDR_DQS_N2
M1_DDR_DQS_N2
T2
M1_DDR_DQS_P3 M1_DDR_DQS3
T1
M1_DDR_DQS_N3
M1_DDR_DQS_N3
H1
M1_DDR_DM0 M1_DDR_DM0
E1
M1_DDR_DM1 M1_DDR_DM1
U1
M1_DDR_DM2 M1_DDR_DM2
P1
M1_DDR_DM3 M1_DDR_DM3
C2
M1_DDR_DQ0
M1_DDR_DQ0
K2
M1_DDR_DQ1 M1_DDR_DQ1
B3
M1_DDR_DQ2
M1_DDR_DQ2
J3
M1_DDR_DQ3 M1_DDR_DQ3
B1
M1_DDR_DQ4
M1_DDR_DQ4
K1
M1_DDR_DQ5 M1_DDR_DQ5
B2
M1_DDR_DQ6
M1_DDR_DQ6
K3
M1_DDR_DQ7
M1_DDR_DQ7
J2
M1_DDR_DQ8 M1_DDR_DQ8
D2
M1_DDR_DQ9
M1_DDR_DQ9
H3
M1_DDR_DQ10 M1_DDR_DQ10
C3
M1_DDR_DQ11
M1_DDR_DQ11
G3
M1_DDR_DQ12 M1_DDR_DQ12
D1
M1_DDR_DQ13
M1_DDR_DQ13
H2
M1_DDR_DQ14 M1_DDR_DQ14
D3
M1_DDR_DQ15
M1_DDR_DQ15
M2
M1_DDR_DQ16 M1_DDR_DQ16
V3
M1_DDR_DQ17
M1_DDR_DQ17
L3
M1_DDR_DQ18 M1_DDR_DQ18
W2
M1_DDR_DQ19
M1_DDR_DQ19
L1
M1_DDR_DQ20
M1_DDR_DQ20
W1
M1_DDR_DQ21 M1_DDR_DQ21
L2
M1_DDR_DQ22
M1_DDR_DQ22
W3
M1_DDR_DQ23 M1_DDR_DQ23
V2
M1_DDR_DQ24
M1_DDR_DQ24
N2
M1_DDR_DQ25 M1_DDR_DQ25
U3
M1_DDR_DQ26
M1_DDR_DQ26
M3
M1_DDR_DQ27 M1_DDR_DQ27
T3
M1_DDR_DQ28
M1_DDR_DQ28
N1
M1_DDR_DQ29 M1_DDR_DQ29
U2
M1_DDR_DQ30
M1_DDR_DQ30
N3
M1_DDR_DQ31
M1_DDR_DQ31
E5 R501 240
M1_DDR_ZQCAL
1%
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
Copyright 2015 LG Electronics Inc. All rights reserved.
Only for training and service purposes
+1.5V_DDR
+1.5V_DDR
VREF_M1_0 VREF_M1_1
R508 R515
1K 1K
1% 1%
R509 C501 R516 C506
1K 0.1uF 1K 0.1uF
1% 1%
16V
16V
OPT
OPT
+1.5V_DDR
M1_DDR_CKE
R517
10K
R502
10K
OPT
M1_DDR_RESET_N
M1_D_CLK M1_U_CLK
R503
100 R510
100
M1_D_CLKN M1_U_CLKN
+1.5V_DDR +1.5V_DDR
M1_DDR_VREFCA M1_1_DDR_VREFCA
R511
R504
1K
1K
1%
1%
C502 C507
R505 R512
0.1uF 0.1uF
1K 1K
16V 1% 16V
1%
+1.5V_DDR +1.5V_DDR
M1_1_DDR_VREFDQ
M1_DDR_VREFDQ
R506 R513
1K 1K
1% 1%
R507 C503 R514 C508
1K 0.1uF 1K 0.1uF
1% 16V 1% 16V
+1.5V_DDR
IC501
M1_DDR_VREFCA
H5TQ4G63AFR-PBC
N3 DDR3 M8
M1_DDR_A0 A0 VREFCA
P7 4Gbit
M1_DDR_A1 A1
P3
DDR_512MB_HYNIX_1600_29n
M1_DDR_A2 A2
N2 H1
M1_DDR_A3 A3 VREFDQ
P8
M1_DDR_A4
A4
P2
M1_DDR_A5 A5
R8 L8
R518
M1_DDR_A6
A6 ZQ
R2
M1_DDR_A7 A7
T8
M1_DDR_A8
A8
R3 B2
M1_DDR_A9 A9 VDD_1
L7 D9
M1_DDR_A10
A10/AP VDD_2
R7 G7
M1_DDR_A11 A11 VDD_3
N7 K2
M1_DDR_A12 A12/BC VDD_4
T3 K8
M1_DDR_A13 A13 VDD_5
T7 N1
M1_DDR_A14 A14 VDD_6
M7 N9
M1_DDR_A15
A15 VDD_7
R1
VDD_8
M2 R9
M1_DDR_BA0
BA0 VDD_9
N8
M1_DDR_BA1 BA1
M3
M1_DDR_BA2
BA2
A1
VDDQ_1
J7 A8
M1_D_CLK
CK VDDQ_2
K7 C1
M1_D_CLKN CK VDDQ_3
K9 C9
M1_DDR_CKE CKE
VDDQ_4
D2
VDDQ_5
L2 E9
CS VDDQ_6
K1 F1
M1_DDR_ODT ODT VDDQ_7
J3 H2 1uF 10V
C524
M1_DDR_RASN RAS VDDQ_8
K3 H9
M1_DDR_CASN
CAS VDDQ_9
C525 1uF 10V
L3
M1_DDR_WEN WE
J1
NC_1
T2 J9
M1_DDR_RESET_N RESET NC_2
L1
NC_3
L9
NC_4
F3
M1_DDR_DQS0
DQSL
G3
M1_DDR_DQS_N0 DQSL
C7 A9
M1_DDR_DQS1 DQSU VSS_1
B7 B3
M1_DDR_DQS_N1 DQSU VSS_2
E1
VSS_3
E7 G8
M1_DDR_DM0 DML VSS_4
D3 J2
M1_DDR_DM1
DMU VSS_5
J8
VSS_6
E3 M1
M1_DDR_DQ0
DQL0 VSS_7
F7 M9
M1_DDR_DQ1 DQL1 VSS_8
F2 P1
M1_DDR_DQ2
DQL2 VSS_9
F8 P9
M1_DDR_DQ3 DQL3 VSS_10
H3 T1
M1_DDR_DQ4
DQL4 VSS_11
H8 T9
M1_DDR_DQ5 DQL5 VSS_12
G2
M1_DDR_DQ6 DQL6
H7
M1_DDR_DQ7 DQL7
B1
VSSQ_1
D7 B9
M1_DDR_DQ8 DQU0 VSSQ_2
C3 D1
M1_DDR_DQ9 DQU1 VSSQ_3
C8 D8
M1_DDR_DQ10
DQU2 VSSQ_4
C2 E2
M1_DDR_DQ11 DQU3 VSSQ_5
A7 E8
M1_DDR_DQ12
DQU4 VSSQ_6
A2 F9
M1_DDR_DQ13 DQU5 VSSQ_7
B8 G1
M1_DDR_DQ14
DQU6 VSSQ_8
A3 G9
M1_DDR_DQ15 DQU7 VSSQ_9
DDR3_256MB_HYNIX_1600_29nm_14Y
IC501-*1 IC502-*1
H5TQ2G63FFR-PBC H5TQ2G63FFR-PBC
DDR_256MB_HYNIX_1600_29n DDR_256MB_HYNIX_1600_29n
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 A1 P7 A1
P3 P3
N2 A2 H1 N2 A2 H1
A3 VREFDQ A3 VREFDQ
P8 A4 P8 A4
P2 P2
R8 A5 L8 R8 A5 L8
A6 ZQ A6 ZQ
R2 A7 R2 A7
T8 T8
R3 A8 B2 R3 A8 B2
A9 VDD_1 A9 VDD_1
L7 A10/AP VDD_2 D9 L7 A10/AP VDD_2 D9
R7 G7 R7 G7
N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
A12/BC VDD_4 A12/BC VDD_4
T3 A13 VDD_5 K8 T3 A13 VDD_5 K8
N1 N1
M7 VDD_6 N9 M7 VDD_6 N9
NC_5 VDD_7 NC_5 VDD_7
VDD_8 R1 VDD_8 R1
M2 R9 M2 R9
N8 BA0 VDD_9 N8 BA0 VDD_9
BA1 BA1
M3 BA2 M3 BA2
A1 A1
J7 VDDQ_1 A8 J7 VDDQ_1 A8
CK VDDQ_2 CK VDDQ_2
K7 CK VDDQ_3 C1 K7 CK VDDQ_3 C1
K9 C9 K9 C9
CKE VDDQ_4 D2 CKE VDDQ_4 D2
VDDQ_5 VDDQ_5
L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9
K1 F1 K1 F1
J3 ODT VDDQ_7 H2 J3 ODT VDDQ_7 H2
RAS VDDQ_8 RAS VDDQ_8
K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9
L3 L3
WE J1 WE J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 L1 RESET NC_2 L1
NC_3 L9 NC_3 L9
NC_4 NC_4
F3 T7 F3 T7
G3 DQSL NC_6 G3 DQSL NC_6
DQSL DQSL
C7 A9 C7 A9
B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3
DQSU VSS_2 E1 DQSU VSS_2 E1
VSS_3 VSS_3
E7 G8 E7 G8
D3 DML VSS_4 J2 D3 DML VSS_4 J2
DMU VSS_5 J8 DMU VSS_5 J8
VSS_6 VSS_6
E3 M1 E3 M1
F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9
F2 DQL1 VSS_8 P1 F2 DQL1 VSS_8 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
H3 DQL3 VSS_10 T1 H3 DQL3 VSS_10 T1
H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
H7 DQL6 H7 DQL6
DQL7 DQL7
VSSQ_1 B1 VSSQ_1 B1
D7 B9 D7 B9
C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 DQU2 VSSQ_4 D8 C8 DQU2 VSSQ_4 D8
C2 E2 C2 E2
A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 DQU5 VSSQ_7 F9 A2 DQU5 VSSQ_7 F9
B8 G1 B8 G1
A3 DQU6 VSSQ_8 G9 A3 DQU6 VSSQ_8 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
1_2Gbit : T7(NC_6)
4Gbit : T7(A14)
IC502
H5TQ4G63AFR-PBC
M1_DDR_VREFDQ
N3 DDR3
M1_DDR_A0 A0
P7 4Gbit
M1_DDR_A1 A1
P3
DDR_512MB_HYNIX_1600_29n
M1_DDR_A2
A2
N2
M1_DDR_A3 A3
P8
M1_DDR_A4
A4
P2
M1_DDR_A5 A5
R8
240
M1_DDR_A6
A6
R2
M1_DDR_A7 A7
T8
M1_DDR_A8
A8
R3
M1_DDR_A9 A9
L7
M1_DDR_A10
A10/AP
R7
M1_DDR_A11 A11
N7
M1_DDR_A12 A12/BC
T3
M1_DDR_A13 A13
T7
M1_DDR_A14 A14
M7
M1_DDR_A15
A15
M2
M1_DDR_BA0
BA0
N8
M1_DDR_BA1 BA1
M3
M1_DDR_BA2
BA2
J7
M1_U_CLK
CK
K7
M1_U_CLKN CK
K9
M1_DDR_CKE CKE
L2
CS
K1
M1_DDR_ODT ODT
J3
M1_DDR_RASN RAS
K3
M1_DDR_CASN
CAS
L3
M1_DDR_WEN WE
T2
M1_DDR_RESET_N RESET
F3
M1_DDR_DQS2
DQSL
G3
M1_DDR_DQS_N2 DQSL
C7
M1_DDR_DQS3 DQSU
B7
M1_DDR_DQS_N3 DQSU
E7
M1_DDR_DM2 DML
D3
M1_DDR_DM3
DMU
E3
M1_DDR_DQ16
DQL0
F7
M1_DDR_DQ17 DQL1
F2
M1_DDR_DQ18
DQL2
F8
M1_DDR_DQ19 DQL3
H3
M1_DDR_DQ20
DQL4
H8
M1_DDR_DQ21 DQL5
G2
M1_DDR_DQ22 DQL6
H7
M1_DDR_DQ23 DQL7
D7
M1_DDR_DQ24 DQU0
C3
M1_DDR_DQ25 DQU1
C8
M1_DDR_DQ26
DQU2
C2
M1_DDR_DQ27 DQU3
A7
M1_DDR_DQ28
DQU4
A2
M1_DDR_DQ29 DQU5
B8
M1_DDR_DQ30
DQU6
A3
M1_DDR_DQ31 DQU7
DDR3_256MB_HYNIX_1866_29nm_15Y
DDR3_256MB_SS_1866_35nm_15Y
IC501-*2 IC502-*2
H5TQ2G63FFR-RDC H5TQ2G63FFR-RDC IC501-*3 IC502-*3
K4B2G1646Q-BCMA K4B2G1646Q-BCMA
DDR_256MB_HYNIX_1866_29n DDR_256MB_HYNIX_1866_29n
DDR_256MB_SS_1866_35n DDR_256MB_SS_1866_35n
N3 A0 VREFCA M8 N3 A0 VREFCA M8 N3 M8 N3 M8
P7 P7 A0 VREFCA A0 VREFCA
P3 A1 P3 A1 P7 A1 P7 A1
A2 A2 P3 P3
N2 A3 VREFDQ H1 N2 A3 VREFDQ H1 N2 A2 H1 N2 A2 H1
P8 P8 A3 VREFDQ A3 VREFDQ
P2 A4 P2 A4 P8 A4 P8 A4
A5 A5 P2 P2
R8 A6 ZQ L8 R8 A6 ZQ L8 R8 A5 L8 R8 A5 L8
R2 R2 A6 ZQ A6 ZQ
T8 A7 T8 A7 R2 A7 R2 A7
A8 A8 T8 T8
R3 B2 R3 B2 R3 A8 B2 R3 A8 B2
L7 A9 VDD_1 D9 L7 A9 VDD_1 D9 A9 VDD_1 A9 VDD_1
R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2 G7 L7 A10/AP VDD_2 D9 L7 A10/AP VDD_2 D9
A11 VDD_3 A11 VDD_3 R7 G7 R7 G7
N7 K2 N7 K2 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8 A12/BC VDD_4 A12/BC VDD_4
T7 A13 VDD_5 N1 T7 A13 VDD_5 N1 T3 A13 VDD_5 K8 T3 A13 VDD_5 K8
A14 VDD_6 A14 VDD_6 N1 N1
M7 N9 M7 N9 M7 VDD_6 N9 M7 VDD_6 N9
NC_5 VDD_7 R1 NC_5 VDD_7 R1 NC_5 VDD_7 NC_5 VDD_7
M2 VDD_8 R9 M2 VDD_8 R9 VDD_8 R1 VDD_8 R1
BA0 VDD_9 BA0 VDD_9 M2 R9 M2 R9
N8 N8 N8 BA0 VDD_9 N8 BA0 VDD_9
M3 BA1 M3 BA1 BA1 BA1
BA2 A1 BA2 A1 M3 BA2 M3 BA2
VDDQ_1 VDDQ_1 A1 A1
J7 A8 J7 A8 J7 VDDQ_1 A8 J7 VDDQ_1 A8
K7 CK VDDQ_2 C1 K7 CK VDDQ_2 C1 CK VDDQ_2 CK VDDQ_2
K9 CK VDDQ_3 C9 K9 CK VDDQ_3 C9 K7 CK VDDQ_3 C1 K7 CK VDDQ_3 C1
CKE VDDQ_4 CKE VDDQ_4 K9 C9 K9 C9
D2 D2 CKE VDDQ_4 D2 CKE VDDQ_4 D2
L2 VDDQ_5 E9 L2 VDDQ_5 E9 VDDQ_5 VDDQ_5
K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1 L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9
ODT VDDQ_7 ODT VDDQ_7 K1 F1 K1 F1
J3 H2 J3 H2 J3 ODT VDDQ_7 H2 J3 ODT VDDQ_7 H2
K3 RAS VDDQ_8 H9 K3 RAS VDDQ_8 H9 RAS VDDQ_8 RAS VDDQ_8
CAS VDDQ_9 CAS VDDQ_9 K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9
L3 WE L3 WE L3 L3
J1 J1 WE J1 WE J1
T2 NC_1 J9 T2 NC_1 J9 NC_1 NC_1
RESET NC_2 RESET NC_2 T2 J9 T2 J9
NC_3 L1 NC_3 L1 RESET NC_2 L1 RESET NC_2 L1
L9 L9 NC_3 L9 NC_3 L9
F3 NC_4 F3 NC_4 NC_4 NC_4
DQSL DQSL F3 T7 F3 T7
G3 DQSL G3 DQSL G3 DQSL NC_6 G3 DQSL NC_6
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1 C7 A9 C7 A9
B7 DQSU VSS_2 B3 B7 DQSU VSS_2 B3 B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3
E1 E1 DQSU VSS_2 E1 DQSU VSS_2 E1
E7 VSS_3 G8 E7 VSS_3 G8 VSS_3 VSS_3
DML VSS_4 DML VSS_4 E7 G8 E7 G8
D3 DMU VSS_5 J2 D3 DMU VSS_5 J2 D3 DML VSS_4 J2 D3 DML VSS_4 J2
J8 J8 DMU VSS_5 J8 DMU VSS_5 J8
E3 VSS_6 M1 E3 VSS_6 M1 VSS_6 VSS_6
DQL0 VSS_7 DQL0 VSS_7 E3 M1 E3 M1
F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8 M9 F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9
F2 P1 F2 P1 F2 DQL1 VSS_8 P1 F2 DQL1 VSS_8 P1
F8 DQL2 VSS_9 P9 F8 DQL2 VSS_9 P9 DQL2 VSS_9 DQL2 VSS_9
DQL3 VSS_10 DQL3 VSS_10 F8 P9 F8 P9
H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11 T1 H3 DQL3 VSS_10 T1 H3 DQL3 VSS_10 T1
H8 T9 H8 T9 H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9
G2 DQL5 VSS_12 G2 DQL5 VSS_12 DQL5 VSS_12 DQL5 VSS_12
DQL6 DQL6 G2 G2
H7 DQL7 H7 DQL7 H7 DQL6 H7 DQL6
B1 B1 DQL7 DQL7
D7 VSSQ_1 B9 D7 VSSQ_1 B9 VSSQ_1 B1 VSSQ_1 B1
DQU0 VSSQ_2 DQU0 VSSQ_2 D7 B9 D7 B9
C3 DQU1 VSSQ_3 D1 C3 DQU1 VSSQ_3 D1 C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
C8 D8 C8 D8 DQU1 VSSQ_3 DQU1 VSSQ_3
C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 C8 DQU2 VSSQ_4 D8 C8 DQU2 VSSQ_4 D8
DQU3 VSSQ_5 DQU3 VSSQ_5 C2 E2 C2 E2
A7 DQU4 VSSQ_6 E8 A7 DQU4 VSSQ_6 E8 A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8
A2 F9 A2 F9 DQU4 VSSQ_6 DQU4 VSSQ_6
B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1 A2 DQU5 VSSQ_7 F9 A2 DQU5 VSSQ_7 F9
DQU6 VSSQ_8 DQU6 VSSQ_8 B8 G1 B8 G1
A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9 G9 A3 DQU6 VSSQ_8 G9 A3 DQU6 VSSQ_8 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
LX770H
M14+ DDR3(DE)
+1.5V_DDR
M1_1_DDR_VREFCA
M1_1_DDR_VREFDQ
M8
VREFCA
H1
VREFDQ
L8
R519 240
ZQ
B2
VDD_1
D9
VDD_2
G7
VDD_3
K2
VDD_4
K8
VDD_5
N1
VDD_6
N9
VDD_7
R1
VDD_8
R9
VDD_9
A1
VDDQ_1
A8
VDDQ_2
C1
VDDQ_3
C9
VDDQ_4
D2
VDDQ_5
E9
VDDQ_6
F1
VDDQ_7
H2 1uF 10V
C540
VDDQ_8
H9
VDDQ_9
C541 1uF 10V
J1
NC_1
J9
NC_2
L1
NC_3
L9
NC_4
A9
VSS_1
B3
VSS_2
E1
VSS_3
G8
VSS_4
J2
VSS_5
J8
VSS_6
M1
VSS_7
M9
VSS_8
P1
VSS_9
P9
VSS_10
T1
VSS_11
T9
VSS_12
B1
VSSQ_1
B9
VSSQ_2
D1
VSSQ_3
D8
VSSQ_4
E2
VSSQ_5
E8
VSSQ_6
F9
VSSQ_7
G1
VSSQ_8
G9
VSSQ_9
2015.3.11
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