LG 32LV3500 Service Manual page 32

AVDD_DDR0
AVDD_DDR0
A-MVREFDQ
A-MVREFCA
CLose to Saturn7M IC
CLose to DDR3
EAN61828901
IC1201
H5TQ1G63DFR-H9C
DDR_1333_HYNIX
M8 N3
A-MVREFCA A-MA0
VREFCA A0
P7
A1 A-MA1
P3
A-MA2
A2
H1 N2
A-MVREFDQ VREFDQ A3 A-MA3
P8
A4 A-MA4
P2
R1203 A5 A-MA5
L8 R8
ZQ A6 A-MA6
R2
240
A-MA7
A7
1% T8
A8 A-MA8
B2 R3
A-MA9
VDD_1 A9
D9 L7
VDD_2 A10/AP A-MA10
G7 R7
A-MA11
VDD_3 A11
K2 N7
VDD_4 A12/BC A-MA12
K8 T3
A-MA13
VDD_5 A13
N1
VDD_6
N9 M7
VDD_7 NC_5
R1
VDD_8
AVDD_DDR0 R9 M2
VDD_9 BA0 A-MBA0
N8
BA1 A-MBA1
M3
BA2 A-MBA2
A1 C1209
VDDQ_1
A8 J7
VDDQ_2 CK 0.01uF
C1 K7 25V
VDDQ_3 CK
C9 K9
VDDQ_4 CKE A-MCKE
D2
VDDQ_5
E9 L2
VDDQ_6 CS
F1 K1
A-MODT
VDDQ_7 ODT
H2 J3
VDDQ_8 RAS A-MRASB AVDD_DDR0
H9 K3
VDDQ_9 CAS A-MCASB
R1231
L3
10K
WE A-MWEB
J1
NC_1
J9 T2
NC_2 RESET A-MRESETB
L1
NC_3
L9
NC_4
T7 F3
A-MA14 NC_6 DQSL A-MDQSL
G3
A-MDQSLB
DQSL
A9 C7
A-MDQSU
VSS_1 DQSU
B7
B3
VSS_2 DQSU A-MDQSUB
E1
VSS_3
G8 E7
VSS_4 DML A-MDML
J2 D3
VSS_5 DMU A-MDMU
J8
VSS_6
M1 E3
VSS_7 DQL0 A-MDQL0
M9 F7
A-MDQL1
VSS_8 DQL1
P1 F2
VSS_9 DQL2 A-MDQL2
P9 F8
A-MDQL3
VSS_10 DQL3
T1 H3
VSS_11 DQL4 A-MDQL4
T9 H8
A-MDQL5
VSS_12 DQL5
G2
DQL6 A-MDQL6
H7
A-MDQL7
DQL7
B1
VSSQ_1
B9 D7
DQU0 A-MDQU0
VSSQ_2
D1 C3
VSSQ_3 DQU1 A-MDQU1
D8 C8
VSSQ_4 DQU2 A-MDQU2
E2 C2
VSSQ_5 DQU3 A-MDQU3
E8 A7
VSSQ_6 DQU4 A-MDQU4
F9 A2
A-MDQU5
VSSQ_7 DQU5
G1 B8
VSSQ_8 DQU6 A-MDQU6
G9 A3
A-MDQU7
VSSQ_9 DQU7
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
Copyright © 2011 LG Electronics. Inc. All rights reserved.
Only for training and service purposes
DDR3 1.5V By CAP - Place these Caps near Memory
+1.5V_DDR AVDD_DDR0
L1202
BLM18PG121SN1D
Close to DDR Power Pin
S7LR_DIVX_MS10
A11
A-MA0 A_DDR3_A[0]
C14
A-MA1 A_DDR3_A[1]
B11
A-MA2 A_DDR3_A[2]
F12
A-MA3 A_DDR3_A[3]
C15
A-MA4 A_DDR3_A[4]
E12
A-MA5 A_DDR3_A[5]
A14
A-MA6
A_DDR3_A[6]
D11
A-MA7 A_DDR3_A[7]
B14
A-MA8
A_DDR3_A[8]
D12
A-MA9 A_DDR3_A[9]
C16
A-MA10
A_DDR3_A[10]
C13
A-MA11 A_DDR3_A[11]
A15
A-MA12
A_DDR3_A[12]
E11
A-MA13 A_DDR3_A[13]
B13
A-MA14 A_DDR3_A[14]
F13
A-MBA0
A_DDR3_BA[0]
B15
A-MBA1 A_DDR3_BA[1]
E13
A-MBA2
A_DDR3_BA[2]
A-MCK C17
A-MCK
A_DDR3_MCLK
A17
A-MCKB A_DDR3_MCLKZ
B16
A-MCKE
A_DDR3_MCLKE
E14
A-MODT A_DDR3_ODT
B12
A-MRASB A_DDR3_RASZ
A-MCKB A12
A-MCASB A_DDR3_CASZ
C12
A-MWEB A_DDR3_WEZ
F11
A-MRESETB A_DDR3_RESET
B19
A-MDQSL
A_DDR3_DQSL
C18
A-MDQSLB A_DDR3_DQSLB
B18
A-MDQSU A_DDR3_DQSU
A18
A-MDQSUB A_DDR3_DQSUB
E15
A-MDML A_DDR3_DQML
A21
A-MDMU
A_DDR3_DQMU
D17
A-MDQL0
A_DDR3_DQL[0]
G15
A-MDQL1 A_DDR3_DQL[1]
B21
A-MDQL2
A_DDR3_DQL[2]
F15
A-MDQL3 A_DDR3_DQL[3]
B22
A-MDQL4
A_DDR3_DQL[4]
F14
A-MDQL5 A_DDR3_DQL[5]
A22
A-MDQL6
A_DDR3_DQL[6]
D15
A-MDQL7 A_DDR3_DQL[7]
G16
A-MDQU0 A_DDR3_DQU[0]
B20
A-MDQU1 A_DDR3_DQU[1]
F16
A-MDQU2
A_DDR3_DQU[2]
C21
A-MDQU3 A_DDR3_DQU[3]
E16
A-MDQU4
A_DDR3_DQU[4]
A20
A-MDQU5 A_DDR3_DQU[5]
D16
A-MDQU6
A_DDR3_DQU[6]
C20
A-MDQU7 A_DDR3_DQU[7]
DDR3 1.5V By CAP - Place these Caps near Memory
IC101
LGE2112-T8
B23
B_DDR3_A[0] B-MA0
D25
B_DDR3_A[1] B-MA1
F22
B_DDR3_A[2] B-MA2
G22
B_DDR3_A[3] B-MA3
E24
B_DDR3_A[4] B-MA4
F21
B_DDR3_A[5] B-MA5
E23
B-MA6
B_DDR3_A[6]
D22
B_DDR3_A[7] B-MA7
D24
B-MA8
B_DDR3_A[8]
D21
B_DDR3_A[9] B-MA9
C24
B-MA10
B_DDR3_A[10]
C25
B_DDR3_A[11] B-MA11
F23
B-MA12
B_DDR3_A[12]
E21
B_DDR3_A[13] B-MA13
D23
B_DDR3_A[14] B-MA14
G20
B-MBA0
B_DDR3_BA[0]
F24
B_DDR3_BA[1] B-MBA1
F20
B-MBA2
B_DDR3_BA[2]
G25
B-MCK
B_DDR3_MCLK
G23
B_DDR3_MCLKZ B-MCKB
F25
B-MCKE
B_DDR3_MCLKE
D20
B_DDR3_ODT B-MODT
B25
B_DDR3_RASZ B-MRASB
B24
B_DDR3_CASZ B-MCASB
A24
B_DDR3_WEZ B-MWEB
E20
B_DDR3_RESET B-MRESETB
K24
B-MDQSL
B_DDR3_DQSL
K25
B_DDR3_DQSLB B-MDQSLB
J21
B_DDR3_DQSU B-MDQSU
J20
B_DDR3_DQSUB B-MDQSUB
H24
B_DDR3_DQML B-MDML
L20
B_DDR3_DQMU B-MDMU
L23
B-MDQL0
B_DDR3_DQL[0]
J24
B_DDR3_DQL[1] B-MDQL1
L24
B-MDQL2
B_DDR3_DQL[2]
J23
B_DDR3_DQL[3] B-MDQL3
M24
B-MDQL4
B_DDR3_DQL[4]
H23
B_DDR3_DQL[5] B-MDQL5
M23
B-MDQL6
B_DDR3_DQL[6]
K23
B_DDR3_DQL[7] B-MDQL7
G21
B_DDR3_DQU[0] B-MDQU0
L22
B_DDR3_DQU[1] B-MDQU1
H22
B-MDQU2
B_DDR3_DQU[2]
K20
B_DDR3_DQU[3] B-MDQU3
H20
B-MDQU4
B_DDR3_DQU[4]
L21
B_DDR3_DQU[5] B-MDQU5
H21
B-MDQU6
B_DDR3_DQU[6]
K21
B_DDR3_DQU[7] B-MDQU7
AVDD_DDR1 +1.5V_DDR
L1203
BLM18PG121SN1D
B-MVREFCA
OPT
C1252
10uF
10V
Close to DDR Power Pin
CLose to Saturn7M IC
EAN61828901
IC1202
H5TQ1G63DFR-H9C
DDR_1333_HYNIX
N3 M8
B-MA0 A0 VREFCA B-MVREFCA
P7
B-MA1
A1
P3
B-MA2 A2
N2 H1
B-MA3 B-MVREFDQ
A3 VREFDQ
P8
B-MA4 A4
P2
B-MA5
A5 R1226
R8 L8
B-MA6 A6 ZQ
R2
240
B-MA7 A7
T8 1%
B-MA8 A8
R3 B2
B-MA9 A9 VDD_1
L7 D9
B-MA10
A10/AP VDD_2
R7 G7
B-MA11 A11 VDD_3
N7 K2
B-MA12
A12/BC VDD_4
T3 K8
B-MA13 A13 VDD_5
N1
VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2 R9
B-MBA0 BA0 VDD_9 AVDD_DDR1
B-MCK N8
B-MBA1
BA1
M3
B-MBA2 BA2
A1
C1240
VDDQ_1
J7 A8
CK VDDQ_2
0.01uF
K7 C1
25V
CK VDDQ_3
K9 C9
B-MCKE
CKE VDDQ_4
D2
B-MCKB
VDDQ_5
L2 E9
CS VDDQ_6
K1 F1
B-MODT ODT VDDQ_7
J3 H2
AVDD_DDR1 B-MRASB
RAS VDDQ_8
K3 H9
B-MCASB CAS VDDQ_9
L3
R1232 B-MWEB
WE
J1
10K
NC_1
T2 J9
B-MRESETB RESET NC_2
L1
NC_3
L9
NC_4
F3 T7
B-MA14
B-MDQSL DQSL NC_6
G3
B-MDQSLB DQSL
C7 A9
B-MDQSU DQSU VSS_1
B7 B3
B-MDQSUB
DQSU VSS_2
E1
VSS_3
E7 G8
B-MDML
DML VSS_4
D3
J2
B-MDMU DMU VSS_5
J8
VSS_6
E3 M1
B-MDQL0 DQL0 VSS_7
F7 M9
B-MDQL1 DQL1 VSS_8
F2 P1
B-MDQL2 DQL2 VSS_9
F8 P9
B-MDQL3 DQL3 VSS_10
H3 T1
B-MDQL4
DQL4 VSS_11
H8 T9
B-MDQL5 DQL5 VSS_12
G2
B-MDQL6
DQL6
H7
B-MDQL7 DQL7
B1
VSSQ_1
D7 B9
B-MDQU0 DQU0 VSSQ_2
C3 D1
B-MDQU1
DQU1 VSSQ_3
C8 D8
B-MDQU2 DQU2 VSSQ_4
C2 E2
B-MDQU3 DQU3
VSSQ_5
A7 E8
B-MDQU4 DQU4 VSSQ_6
A2 F9
B-MDQU5 DQU5 VSSQ_7
B8 G1
B-MDQU6 DQU6 VSSQ_8
A3 G9
B-MDQU7 DQU7 VSSQ_9
DDR_DVB_T2_2G DDR_DVB_T2_2G
IC1201-*3 IC1202-*3
K4B2G1646C K4B2G1646C
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 P7
P3 A1 P3 A1
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
A5 A5
R8 L8 R8 L8
R2 A6 ZQ R2 A6 ZQ
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
A12/BC VDD_4 A12/BC VDD_4
T3 K8 T3 K8
A13 VDD_5 A13 VDD_5
N1 N1
VDD_6 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 R1 NC_5 VDD_7 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
BA1 BA1
M3 M3
BA2 BA2
A1 A1
J7 VDDQ_1 A8 J7 VDDQ_1 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
L2 VDDQ_5 E9 L2 VDDQ_5 E9
CS CS
K1 VDDQ_6 F1 K1 VDDQ_6 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE J1 WE J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 RESET NC_2
L1 L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3 T7
G3 DQSL NC_6 G3 DQSL NC_6
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 E1 DQSU VSS_2 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
H8 DQL4 VSS_11 H8 DQL4 VSS_11
T9 T9
G2 DQL5 VSS_12 G2 DQL5 VSS_12
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
GP3_S7LR
DDR_256
AVDD_DDR1
AVDD_DDR1
B-MVREFDQ
CLose to DDR3
IC1201-*1 IC1202-*1
K4B1G1646G-BCH9 K4B1G1646G-BCH9
DDR_1333_SS_NEW DDR_1333_SS_NEW
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
A5 A5
R8 L8 R8 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12/BC VDD_4 A12/BC VDD_4
T3 K8 T3 K8
A13 VDD_5 A13 VDD_5
N1 N1
VDD_6 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
BA1 BA1
M3 M3
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 RESET NC_2
L1 L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3 T7
DQSL NC_6 DQSL NC_6
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
IC1201-*2 IC1202-*2
NT5CB64M16DP-CF NT5CB64M16DP-CF
DDR_1333_NANYA_NEW DDR_1333_NANYA_NEW
N3 M8 N3 M8
A0 EAN61857201 VREFCA A0 EAN61857201 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
A5 A5
R8 L8 R8 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12 VDD_4 A12 VDD_4
T3 K8 T3 K8
NC_6 VDD_5 NC_6 VDD_5
N1 N1
VDD_6 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
BA1 BA1
M3 M3
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 RESET NC_2
L1 L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3 T7
DQSL NC_7 DQSL NC_7
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
20110511
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