Table of Contents
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Chapter 6
APPENDIX
Table 6-1: Channel 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 6-2: Channel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 6-3: Channel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 6-4: Interrupt-Level Assignments
Table6-5: DMA Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 6-6: I/O Hex Address
Table 6-7: DMA Channels 3 Through 0
Table 6-8: DMA Channels 7 Through 5
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XI
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