LG 79UF9500 Service Manual page 63

IC2500
LGE7411(URSA9)
F14
A_DDR3_A[0] A_DDR3_A0 B_DDR3_A0
B13
A_DDR3_A[1]
A_DDR3_A1 B_DDR3_A1
E13
A_DDR3_A[2] A_DDR3_A2 B_DDR3_A2
D13
A_DDR3_A[3] A_DDR3_A3 B_DDR3_A3
C14
A_DDR3_A[4]
A_DDR3_A4 B_DDR3_A4
F13
A_DDR3_A[5] A_DDR3_A5 B_DDR3_A5
C13
A_DDR3_A[6] A_DDR3_A6 B_DDR3_A6
B10
A_DDR3_A[7]
A_DDR3_A7 B_DDR3_A7
A12
A_DDR3_A[8] A_DDR3_A8 B_DDR3_A8
C10
A_DDR3_A[9] A_DDR3_A9 B_DDR3_A9
A14
A_DDR3_A[10]
A_DDR3_A10 B_DDR3_A10
B12
A_DDR3_A[11] A_DDR3_A11 B_DDR3_A11
F15
A_DDR3_A[12] A_DDR3_A12 B_DDR3_A12
C11
A_DDR3_A[13]
A_DDR3_A13 B_DDR3_A13
C12
A_DDR3_A[14] A_DDR3_A14 B_DDR3_A14
D17
A_DDR3_A[15] A_DDR3_A15 B_DDR3_A15
E14
A_DDR3_BA[0] A_DDR3_BA0 B_DDR3_BA0
B14
A_DDR3_BA[1] A_DDR3_BA1 B_DDR3_BA1
E15
A_DDR3_BA2 B_DDR3_BA2
A_DDR3_BA[2]
E17
A_DDR3_RASZ A_DDR3_RASZ B_DDR3_RASZ
C17
A_DDR3_CASZ A_DDR3_CASZ B_DDR3_CASZ
C16
A_DDR3_WEZ A_DDR3_WEZ B_DDR3_WEZ
F17
A_DDR3_ODT A_DDR3_ODT B_DDR3_ODT
C15
A_DDR3_CKE A_DDR3_CKE B_DDR3_CKE
B11
A_DDR3_RESET A_DDR3_RESETB B_DDR3_RESETB
B16
A_DDR3_MCLK A_DDR3_MCLK B_DDR3_MCLK
A16
A_DDR3_MCLKZ
A_DDR3_MCLKZ B_DDR3_MCLKZ
C9
A_DDR3_CSB1 A_DDR3_CSB1 B_DDR3_CSB1
A9
A_DDR3_CSB2 A_DDR3_CSB2 B_DDR3_CSB2
A_DDR3_DQ[0-15]
A_DDR3_DQ[0] D23
A_DDR3_DQ0 B_DDR3_DQ0
A19
A_DDR3_DQ[1]
A_DDR3_DQ1 B_DDR3_DQ1
A_DDR3_DQ[2] E22
A_DDR3_DQ2 B_DDR3_DQ2
A_DDR3_DQ[3] B18
A_DDR3_DQ3 B_DDR3_DQ3
C23
A_DDR3_DQ[4]
A_DDR3_DQ4 B_DDR3_DQ4
A_DDR3_DQ[5] C18
A_DDR3_DQ5 B_DDR3_DQ5
A_DDR3_DQ[6] B22
A_DDR3_DQ6 B_DDR3_DQ6
A18
A_DDR3_DQ[7]
A_DDR3_DQ7 B_DDR3_DQ7
A_DDR3_DQ[8] E19
A_DDR3_DQ8 B_DDR3_DQ8
A_DDR3_DQ[9] B21
A_DDR3_DQ9 B_DDR3_DQ9
A_DDR3_DQ[10] F18
A_DDR3_DQ10 B_DDR3_DQ10
A_DDR3_DQ[11] C22
A_DDR3_DQ11 B_DDR3_DQ11
A_DDR3_DQ[12] D20
A_DDR3_DQ12 B_DDR3_DQ12
A_DDR3_DQ[13] F22
A_DDR3_DQ13 B_DDR3_DQ13
A_DDR3_DQ[14] E18
A_DDR3_DQ14 B_DDR3_DQ14
A_DDR3_DQ[15] D22
A_DDR3_DQ15 B_DDR3_DQ15
B19
A_DDR3_DM0
A_DDR3_DM0 B_DDR3_DM0
E21
A_DDR3_DM1 A_DDR3_DM1 B_DDR3_DM1
A21
A_DDR3_DQS0 A_DDR3_DQS0 B_DDR3_DQS0
B20
A_DDR3_DQS0B A_DDR3_DQS0B B_DDR3_DQS0B
C20
A_DDR3_DQS1 A_DDR3_DQS1 B_DDR3_DQS1
C19
A_DDR3_DQS1B A_DDR3_DQS1B B_DDR3_DQS1B
A_DDR3_DQ[16-31]
B27
A_DDR3_DQ[16]
A_DDR3_DQ16 B_DDR3_DQ16
A_DDR3_DQ[17] A24
A_DDR3_DQ17 B_DDR3_DQ17
A_DDR3_DQ[18] C27
A_DDR3_DQ18 B_DDR3_DQ18
C24
A_DDR3_DQ[19]
A_DDR3_DQ19 B_DDR3_DQ19
A_DDR3_DQ[20] A28
A_DDR3_DQ20 B_DDR3_DQ20
A_DDR3_DQ[21] E24
A_DDR3_DQ21 B_DDR3_DQ21
B28
A_DDR3_DQ[22]
A_DDR3_DQ22 B_DDR3_DQ22
A_DDR3_DQ[23] B23
A_DDR3_DQ23 B_DDR3_DQ23
A_DDR3_DQ[24] D25
A_DDR3_DQ24 B_DDR3_DQ24
E27
A_DDR3_DQ[25]
A_DDR3_DQ25 B_DDR3_DQ25
A_DDR3_DQ[26] C25
A_DDR3_DQ26 B_DDR3_DQ26
A_DDR3_DQ[27] D28
A_DDR3_DQ27 B_DDR3_DQ27
E26
A_DDR3_DQ[28]
A_DDR3_DQ28 B_DDR3_DQ28
A_DDR3_DQ[29] E28
A_DDR3_DQ29 B_DDR3_DQ29
A_DDR3_DQ[30] E25
A_DDR3_DQ30 B_DDR3_DQ30
A_DDR3_DQ[31] C28
A_DDR3_DQ31 B_DDR3_DQ31
B24
A_DDR3_DM2 A_DDR3_DM2 B_DDR3_DM2
B26
A_DDR3_DM3 A_DDR3_DM3 B_DDR3_DM3
B25
A_DDR3_DQS2 A_DDR3_DQS2 B_DDR3_DQS2
A25
A_DDR3_DQS2B A_DDR3_DQS2B B_DDR3_DQS2B
D26
A_DDR3_DQS3 A_DDR3_DQS3 B_DDR3_DQS3
C26
A_DDR3_DQS3B A_DDR3_DQS3B B_DDR3_DQS3B
* DDR_VTT
+1.5V_U_DDR DEV_URSADDR_VTT
IC13100
AP2303MPTR-G1
VIN
1 8
C13114
10uF
DDR_VTT_URSA GND
10V
2 7
VREFEN
L13100 3 6
CIS21J121
1% 10K
R13100
VOUT
4 5
C13110 C13111 C13113
10uF 10uF 10uF
DDR_VTT_URSA
DDR_VTT_URSA_0
L13102
BLM18PG121SN1D
C13181 C13179 C13189 C13151 C13105
1uF 0.1uF 0.1uF 0.1uF 0.1uF
25V 16V 16V 16V
16V
DDR_VTT_URSA DDR_VTT_URSA_1
L13103
BLM18PG121SN1D
C13112 C13132 C13158 C13174 C13106
1uF 0.1uF 0.1uF
0.1uF 0.1uF
25V 16V 16V 16V 16V
Close to DDR
Decap removed
+1.5V_U_DDR
Close to DDR Power pin
C13104 C13109 C13117 C13128 C13137 C13146
0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF
16V 16V 16V 16V 16V 16V
+1.5V_U_DDR
Close to DDR Power pin
C13102 C13107 C13115 C13126 C13135 C13144
0.1uF 0.1uF 1uF 0.1uF 0.1uF 0.1uF
16V 16V 25V 16V 16V 16V
+1.5V_U_DDR
Close to DDR Power pin
Decap removed
C13103 C13108 C13116
0.1uF 0.1uF 0.1uF
16V 16V 16V
+1.5V_U_DDR Close to DDR Power pin
Decap removed
C13195
0.1uF
16V
4th layer
Copyright ⓒ 2015 LG Electronics. Inc. All right reserved.
Only for training and service purposes
B_DDR3_A[0-15] DDR PHY VREF
H27
B_DDR3_A[0]
+1.5V_U_DDR +1.5V_U_DDR
G31 B_DDR3_A[1]
U_MVREFCA_A0
U_MVREFCA_A1
G28 B_DDR3_A[2]
G29
B_DDR3_A[3]
H30 B_DDR3_A[4]
R13110
R13120
G27 B_DDR3_A[5] 1K
1K
G30 1% 1%
B_DDR3_A[6]
D31 B_DDR3_A[7]
F32 B_DDR3_A[8]
R13111 C13131 C13136
D30 R13121 C13143
B_DDR3_A[9] 1K
0.1uF 1000pF 1K 0.1uF
H32 B_DDR3_A[10] 1% 1%
F31 B_DDR3_A[11]
J27
B_DDR3_A[12]
E30 B_DDR3_A[13]
F30 B_DDR3_A[14]
L29 B_DDR3_A[15]
H28
B_DDR3_BA[0]
H31
B_DDR3_BA[1]
J28
B_DDR3_BA[2]
L28
B_DDR3_RASZ
L30
B_DDR3_CASZ
K30
B_DDR3_WEZ
L27
B_DDR3_ODT
J30
B_DDR3_CKE
E31
B_DDR3_RESET
K31
B_DDR3_MCLK +1.5V_U_DDR
K32 +1.5V_U_DDR
B_DDR3_MCLKZ
U_MVREFCA_B0 U_MVREFCA_B1
C30
B_DDR3_CSB1
C32
B_DDR3_CSB2
B_DDR3_DQ[0-15] R13108 R13118
U29 B_DDR3_DQ[0]
1K 1K
N32 1%
B_DDR3_DQ[1] 1%
T28 B_DDR3_DQ[2]
M31 B_DDR3_DQ[3]
U30 R13109 C13138 C13134 R13119 C13142
B_DDR3_DQ[4]
1K 0.1uF 1000pF 1K
0.1uF
M30 B_DDR3_DQ[5] 1%
1%
T31 B_DDR3_DQ[6]
M32
B_DDR3_DQ[7]
N28 B_DDR3_DQ[8]
R31 B_DDR3_DQ[9]
M27 B_DDR3_DQ[10]
T30 B_DDR3_DQ[11]
P29 B_DDR3_DQ[12]
T27 B_DDR3_DQ[13]
M28 B_DDR3_DQ[14]
T29 B_DDR3_DQ[15]
N31
B_DDR3_DM0
R28
B_DDR3_DM1
R32
B_DDR3_DQS0
P31
B_DDR3_DQS0B
P30
B_DDR3_DQS1
N30
B_DDR3_DQS1B
B_DDR3_DQ[16-31]
AA31
B_DDR3_DQ[16]
V32 B_DDR3_DQ[17]
AA30 B_DDR3_DQ[18]
V30
B_DDR3_DQ[19]
AB32 B_DDR3_DQ[20]
V28 B_DDR3_DQ[21]
+1.5V_U_DDR A_DDR3_CKE
AB31
B_DDR3_DQ[22]
U31 B_DDR3_DQ[23] R13112
R13102
1K
W29 B_DDR3_DQ[24] 1K
AA28
B_DDR3_DQ[25] A_DDR3_RESET
W30 B_DDR3_DQ[26]
AB29 B_DDR3_DQ[27]
Y28
B_DDR3_DQ[28]
AB28 B_DDR3_DQ[29]
W28 B_DDR3_DQ[30]
AB30 B_DDR3_DQ[31]
+1.5V_U_DDR B_DDR3_CKE
V31
B_DDR3_DM2
Y31
B_DDR3_DM3 R13113
R13103 1K
1K
W31
B_DDR3_DQS2
W32 B_DDR3_RESET
B_DDR3_DQS2B
Y29
B_DDR3_DQS3
Y30
B_DDR3_DQS3B
+3.3V_NORMAL
[EP]
C13119
L13101
CIS21J121 10uF
NC_3 10V
NC_2
VCNTL
NC_1
C13123 C13125
10uF 0.1uF
10V 16V
C13122 C13124
10uF 0.1uF
10V 16V
C13156 C13164 C13172 C13178 C13186 C13194 C13198 C13133 C13139 C13140 C13141
0.1uF 0.1uF 1uF 0.1uF 0.1uF 10uF 0.1uF 0.1uF 0.1uF 0.1uF 1uF
16V 16V 25V 16V 16V 10V 16V 16V 16V 16V 25V
C13154 C13162 C13170 C13176 C13184 C13192 C13196 C13130 C13148 C13149 C13150
0.1uF 10uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 0.1uF 1uF 0.1uF 0.1uF
16V 10V 16V 16V 16V 16V 16V 16V 25V 16V 16V
C13147
1000pF
A_DDR3_A[0]
A_DDR3_A[1]
A_DDR3_A[2]
A_DDR3_A[3]
A_DDR3_A[4]
A_DDR3_A[5]
A_DDR3_A[6]
A_DDR3_A[7]
A_DDR3_A[8]
A_DDR3_A[9]
A_DDR3_A[10]
A_DDR3_A[11]
A_DDR3_A[12]
A_DDR3_A[13]
A_DDR3_A[15]
A_DDR3_MCLK
C13233
0.01uF
A_DDR3_MCLKZ
C13145
1000pF
A_DDR3_DQ[0-15]
B_DDR3_MCLK
C13234
0.01uF
B_DDR3_MCLKZ
B_DDR3_DQ[0-15]
C13152 C13100 C13101 C13120 C13121 C13127 C13129
0.1uF 10uF 10uF 10uF 0.1uF 10uF 0.1uF
16V 10V 10V
10V 16V 10V 16V
4th layer
URSA_DDR_Hynix DDR_VTT_URSA_1
IC2600
H5TQ1G63EFR-RDC
U_MVREFCA_A0
N3 M8
A0 VREFCA
P7 A_DDR3_A[0]
A1
P3
A_DDR3_A[1]
A2
N2 H1 A_DDR3_A[2]
A3 VREFDQ
P8 A_DDR3_A[3]
A4
P2
A_DDR3_A[4]
A5
R8 L8 R13126 240 A_DDR3_A[5]
A6 ZQ
R2 1%
A_DDR3_A[6]
A7
T8 +1.5V_U_DDR
A_DDR3_A[7]
A8
R3 B2 A_DDR3_A[8]
A9 VDD_1
L7 D9
A_DDR3_A[9]
A10/AP VDD_2
R7 G7
A_DDR3_A[10]
A11 VDD_3
N7 K2 A_DDR3_A[11]
A12/BC VDD_4
T3 K8
A_DDR3_A[12]
NC_7 VDD_5
N1
A_DDR3_A[13]
VDD_6
M7 N9 A_DDR3_A[14]
NC_5 VDD_7
R1
A_DDR3_A[15]
VDD_8
M2 R9
A_DDR3_BA[0] BA0 VDD_9
N8
A_DDR3_BA[0]
A_DDR3_BA[1] BA1 +1.5V_U_DDR
M3
A_DDR3_BA[1]
A_DDR3_BA[2] BA2
A1
A_DDR3_BA[2]
VDDQ_1
J7 A8
CK VDDQ_2
K7 C1
A_DDR3_MCLK
CK VDDQ_3
K9 C9 A_DDR3_MCLKZ
A_DDR3_CKE CKE VDDQ_4
D2
A_DDR3_CKE
VDDQ_5
L2 E9
A_DDR3_CSB1 CS VDDQ_6
K1 F1 A_DDR3_CSB2
A_DDR3_ODT ODT VDDQ_7
J3 H2
A_DDR3_ODT
A_DDR3_RASZ RAS VDDQ_8
K3 H9
A_DDR3_RASZ
A_DDR3_CASZ CAS VDDQ_9
L3 A_DDR3_CASZ
A_DDR3_WEZ WE
J1
A_DDR3_WEZ
NC_1
T2 J9
A_DDR3_RESET RESET NC_2
L1 A_DDR3_RESET
NC_3
L9
NC_4
F3 T7
A_DDR3_DQS0 DQSL NC_6 A_DDR3_A[14]
G3
A_DDR3_DQS0B DQSL
C7 A9
A_DDR3_DQS1 DQSU VSS_1
B7 B3
A_DDR3_DQS1B DQSU VSS_2
E1
VSS_3
E7 G8
A_DDR3_DM0 DML VSS_4
D3 J2
A_DDR3_DM1 DMU VSS_5
J8
VSS_6
E3 M1
A_DDR3_DQ[0]
DQL0 VSS_7
A_DDR3_DQ[1] F7 M9
DQL1 VSS_8
A_DDR3_DQ[2] F2 P1
DQL2 VSS_9
F8 P9
A_DDR3_DQ[3]
DQL3 VSS_10
A_DDR3_DQ[4] H3 T1 URSA_DDR_Nanya URSA_DDR_Samsung
IC2600-*2
DQL4 VSS_11 IC2600-*1
A_DDR3_DQ[5] H8 T9 NT5CB64M16FP-EK K4B1G1646G-BCMA
DQL5 VSS_12
G2
A_DDR3_DQ[6] N3 M8 N3
DQL6 A0 VREFCA P7 A0 VREFCA
P7 A1 A1
A_DDR3_DQ[7] H7 P3 P3 A2
N2 A2 H1 N2
DQL7 A3 VREFDQ P8 A3 VREFDQ
B1 P8 A4 A4
P2 P2 A5
VSSQ_1 R8 A5 L8 R8
A6 ZQ R2 A6 ZQ
A_DDR3_DQ[8] D7 B9 R2 A7 A7
DQU0 VSSQ_2 T8 T8 A8
R3 A8 B2 R3
A_DDR3_DQ[9] C3 D1 A9 VDD_1 L7 A9 VDD_1
L7 A10/AP VDD_2 D9 A10/AP VDD_2
DQU1 VSSQ_3 R7 G7 R7 A11 VDD_3
A_DDR3_DQ[10] C8 D8 N7 A11 VDD_3 K2 N7
A12/BC VDD_4 T3 A12/BC VDD_4
DQU2 VSSQ_4 T3 NC_6 VDD_5 K8 A13 VDD_5
N1 VDD_6
A_DDR3_DQ[11] C2 E2 M7 VDD_6 N9 M7
DQU3 VSSQ_5 NC_5 VDD_7 NC_5 VDD_7
VDD_8 R1 VDD_8
A_DDR3_DQ[12] A7 E8 M2 R9 M2 BA0 VDD_9
N8 BA0 VDD_9 N8
DQU4 VSSQ_6 BA1 M3 BA1
A_DDR3_DQ[13] A2 F9 M3 BA2 BA2
A1
DQU5 VSSQ_7 J7 VDDQ_1 A8 J7 VDDQ_1
CK VDDQ_2 K7 CK VDDQ_2
A_DDR3_DQ[14] B8 G1 K7 CK VDDQ_3 C1 CK VDDQ_3
K9 C9 K9
DQU6 VSSQ_8 CKE VDDQ_4 D2 CKE VDDQ_4
A_DDR3_DQ[15] A3 G9 VDDQ_5 L2 VDDQ_5
L2 CS VDDQ_6 E9 CS VDDQ_6
DQU7 VSSQ_9 K1 F1 K1
J3 ODT VDDQ_7 H2 J3 ODT VDDQ_7
RAS VDDQ_8 K3 RAS VDDQ_8
K3 CAS VDDQ_9 H9 CAS VDDQ_9
L3 L3
WE J1 WE
NC_1 T2 NC_1
T2 J9 RESET NC_2
RESET NC_2 L1
NC_3 L9 NC_3
NC_4 F3 NC_4
F3 T7 DQSL NC_6
G3 DQSL NC_7 G3
DQSL DQSL
C7
C7 A9 DQSU VSS_1
B7 DQSU VSS_1 B3 B7
DQSU VSS_2 E1 DQSU VSS_2
VSS_3 VSS_3
E7 G8 E7 DML VSS_4
D3 DML VSS_4 J2 D3
DMU VSS_5 J8 DMU VSS_5
VSS_6 VSS_6
E3 M1 E3 DQL0 VSS_7
F7 DQL0 VSS_7 M9 F7
F2 DQL1 VSS_8 P1 F2 DQL1 VSS_8
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 DQL3 VSS_10
H3 DQL3 VSS_10 T1 H3
H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11
DQL5 VSS_12 DQL5 VSS_12
G2 G2 DQL6
H7 DQL6 H7
DQL7 DQL7
VSSQ_1 B1 VSSQ_1
D7 B9 D7 DQU0 VSSQ_2
C3 DQU0 VSSQ_2 D1 C3
DQU1 VSSQ_3 C8 DQU1 VSSQ_3
C8 DQU2 VSSQ_4 D8 DQU2 VSSQ_4
C2 E2 C2 DQU3 VSSQ_5
A7 DQU3 VSSQ_5 E8 A7
DQU4 VSSQ_6 A2 DQU4 VSSQ_6
A2 DQU5 VSSQ_7 F9 DQU5 VSSQ_7
B8 G1 B8 DQU6 VSSQ_8
A3 DQU6 VSSQ_8 G9 A3
DQU7 VSSQ_9 DQU7 VSSQ_9
DDR_VTT_URSA_0
URSA_DDR_Hynix
IC2800
H5TQ1G63EFR-RDC
U_MVREFCA_B0
B_DDR3_A[0]
B_DDR3_A[1]
N3 M8
B_DDR3_A[0] A0 VREFCA B_DDR3_A[2]
P7
B_DDR3_A[1] A1
B_DDR3_A[3]
P3
B_DDR3_A[2] A2 B_DDR3_A[4]
N2 H1
B_DDR3_A[3] A3 VREFDQ B_DDR3_A[5]
P8
B_DDR3_A[4] A4
B_DDR3_A[6]
P2
B_DDR3_A[5] A5 B_DDR3_A[7]
R8 L8 R13127 240
B_DDR3_A[6] A6 ZQ B_DDR3_A[8]
R2 1%
B_DDR3_A[7]
A7 +1.5V_U_DDR B_DDR3_A[9]
T8
B_DDR3_A[8] A8 B_DDR3_A[10]
R3 B2
B_DDR3_A[9] A9 VDD_1 B_DDR3_A[11]
L7 D9
B_DDR3_A[10]
A10/AP VDD_2 B_DDR3_A[12]
R7 G7
B_DDR3_A[11] A11 VDD_3 B_DDR3_A[13]
N7 K2
B_DDR3_A[12] A12/BC VDD_4
B_DDR3_A[14]
T3 K8
B_DDR3_A[13]
NC_7 VDD_5 B_DDR3_A[15]
N1
VDD_6
M7 N9
B_DDR3_A[15] NC_5 VDD_7
B_DDR3_BA[0]
R1
VDD_8 B_DDR3_BA[1]
M2 R9
B_DDR3_BA[0] BA0 VDD_9
N8 B_DDR3_BA[2]
B_DDR3_BA[1] BA1
+1.5V_U_DDR
M3
B_DDR3_BA[2] BA2 B_DDR3_MCLK
A1
VDDQ_1
J7 A8 B_DDR3_MCLKZ
CK VDDQ_2
B_DDR3_CKE
K7 C1
CK VDDQ_3
K9 C9
B_DDR3_CKE CKE VDDQ_4
D2 B_DDR3_CSB2
VDDQ_5
B_DDR3_ODT
L2 E9
B_DDR3_CSB1 CS VDDQ_6 B_DDR3_RASZ
K1 F1
B_DDR3_ODT ODT VDDQ_7
J3 H2 B_DDR3_CASZ
B_DDR3_RASZ RAS VDDQ_8
B_DDR3_WEZ
K3 H9
B_DDR3_CASZ CAS VDDQ_9
L3
B_DDR3_WEZ WE
B_DDR3_RESET
J1
NC_1
T2 J9
B_DDR3_RESET RESET NC_2
L1
NC_3
L9
NC_4
F3 T7
B_DDR3_DQS0 DQSL NC_6 B_DDR3_A[14]
G3
B_DDR3_DQS0B DQSL
C7 A9
B_DDR3_DQS1 DQSU VSS_1
B7 B3
B_DDR3_DQS1B DQSU VSS_2
E1
VSS_3
E7 G8
B_DDR3_DM0 DML VSS_4
D3 J2
B_DDR3_DM1 DMU VSS_5
J8
VSS_6
B_DDR3_DQ[0] E3 M1
DQL0 VSS_7
F7 M9
B_DDR3_DQ[1]
DQL1 VSS_8
B_DDR3_DQ[2] F2 P1 URSA_DDR_Nanya URSA_DDR_Samsung
DQL2 VSS_9 IC2800-*1 IC2800-*2
B_DDR3_DQ[3] F8 P9 NT5CB64M16FP-EK K4B1G1646G-BCMA
DQL3 VSS_10
H3 T1
B_DDR3_DQ[4]
DQL4 VSS_11 N3 A0 VREFCA M8 N3 A0 VREFCA
P7 P7
B_DDR3_DQ[5] H8 T9 P3 A1 P3 A1
A2 A2
DQL5 VSS_12 N2 H1 N2
B_DDR3_DQ[6] G2 P8 A3 VREFDQ P8 A3 VREFDQ
P2 A4 P2 A4
DQL6 A5 A5
H7 R8 L8 R8
B_DDR3_DQ[7] R2 A6 ZQ R2 A6 ZQ
DQL7 T8 A7 T8 A7
A8 A8
B1 R3 B2 R3
L7 A9 VDD_1 D9 L7 A9 VDD_1
VSSQ_1 R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2
B_DDR3_DQ[8] D7 B9 A11 VDD_3 A11 VDD_3
N7 K2 N7
DQU0 VSSQ_2 T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4
C3 D1 NC_6 VDD_5 N1 A13 VDD_5
B_DDR3_DQ[9] VDD_6 VDD_6
DQU1 VSSQ_3 M7 N9 M7
NC_5 VDD_7 R1 NC_5 VDD_7
B_DDR3_DQ[10] C8 D8 M2 VDD_8 R9 M2 VDD_8
BA0 VDD_9 BA0 VDD_9
DQU2 VSSQ_4 N8 N8
B_DDR3_DQ[11] C2 E2 M3 BA1 M3 BA1
BA2 A1 BA2
DQU3 VSSQ_5 VDDQ_1 VDDQ_1
J7 A8 J7
B_DDR3_DQ[12] A7 E8 K7 CK VDDQ_2 C1 K7 CK VDDQ_2
DQU4 VSSQ_6 K9 CK VDDQ_3 K9 CK VDDQ_3
CKE VDDQ_4 C9 CKE VDDQ_4
B_DDR3_DQ[13] A2 F9 D2
L2 VDDQ_5 E9 L2 VDDQ_5
DQU5 VSSQ_7 CS VDDQ_6 CS VDDQ_6
B_DDR3_DQ[14] B8 G1 K1 ODT VDDQ_7 F1 K1 ODT VDDQ_7
J3 H2 J3
DQU6 VSSQ_8 K3 RAS VDDQ_8 H9 K3 RAS VDDQ_8
CAS VDDQ_9 CAS VDDQ_9
B_DDR3_DQ[15] A3 G9 L3 WE L3 WE
DQU7 VSSQ_9 J1
T2 NC_1 J9 T2 NC_1
RESET NC_2 RESET NC_2
NC_3 L1 NC_3
L9
F3 NC_4 T7 F3 NC_4
DQSL NC_7 DQSL NC_6
G3 DQSL G3 DQSL
C7 A9 C7
DQSU VSS_1 DQSU VSS_1
B7 DQSU VSS_2 B3 B7 DQSU VSS_2
E1
E7 VSS_3 G8 E7 VSS_3
DML VSS_4 DML VSS_4
D3 DMU VSS_5 J2 D3 DMU VSS_5
J8
E3 VSS_6 M1 E3 VSS_6
DQL0 VSS_7 DQL0 VSS_7
F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8
F2 P1 F2
F8 DQL2 VSS_9 P9 F8 DQL2 VSS_9
DQL3 VSS_10 DQL3 VSS_10
H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11
H8 T9 H8
G2 DQL5 VSS_12 G2 DQL5 VSS_12
DQL6 DQL6
H7 DQL7 H7 DQL7
B1
D7 VSSQ_1 B9 D7 VSSQ_1
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 DQU1 VSSQ_3 D1 C3 DQU1 VSSQ_3
C8 D8 C8
C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 DQU4 VSSQ_6 E8 A7 DQU4 VSSQ_6
A2 F9 A2
B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9
URSA_DDR_Hynix
IC2700
AR13100 AR13102 AR13104 AR13106 AR13108 AR13110 AR13112
H5TQ1G63EFR-RDC
100 100 100 100 100 100 100
U_MVREFCA_A1
N3 M8
A0 VREFCA
P7
A1
P3
A2
N2 H1
A3 VREFDQ
P8
A4
P2
A5
R8 L8 R13134 240
A6 ZQ
R2 1% +1.5V_U_DDR
A7
T8
A8
R3 B2
A9 VDD_1
L7 D9
A10/AP VDD_2
R7 G7
A11 VDD_3
N7 K2
A12/BC VDD_4
T3 K8
NC_7 VDD_5
N1
VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2 R9
BA0 VDD_9
N8
+1.5V_U_DDR
BA1
M3
BA2 N3
P7
A1
P3
VDDQ_1 N2
J7 A8 P8
CK VDDQ_2 P2
K7 C1 R8
R2
CK VDDQ_3
T8
K9 C9 R3
L7
CKE VDDQ_4
D2 R7
N7
VDDQ_5 T3
L2 E9
CS VDDQ_6 M7
K1 F1
M2
ODT VDDQ_7 N8
J3 H2 M3
RAS VDDQ_8
K3 H9 J7
K7
CAS VDDQ_9
K9
L3
L2
WE
J1 K1
J3
NC_1 K3
T2
J9 L3
RESET NC_2
T2
L1
NC_3
L9 F3
NC_4 G3
F3 T7 C7
A_DDR3_DQS2 DQSL NC_6 A_DDR3_A[14]
B7
G3
E7
A_DDR3_DQS2B DQSL
D3
E3
C7 A9 F7
DQSU F2
A_DDR3_DQS3 VSS_1
B7 B3 F8
H3
A_DDR3_DQS3B DQSU VSS_2 H8
E1
G2
VSS_3 H7
E7 G8
D7
A_DDR3_DM2 DML VSS_4 C3
D3 J2 C8
A_DDR3_DM3 DMU VSS_5 C2
J8 A7
A2
A_DDR3_DQ[16-31] VSS_6
B8
A_DDR3_DQ[16] E3 M1 A3
DQL0 VSS_7
A_DDR3_DQ[17] F7 M9
DQL1 VSS_8
F2 P1
A_DDR3_DQ[18]
DQL2 VSS_9
A_DDR3_DQ[19] F8 P9
DQL3 VSS_10
A_DDR3_DQ[20] H3 T1
DQL4 VSS_11
H8 T9
A_DDR3_DQ[21]
M8 DQL5 VSS_12 N3
A_DDR3_DQ[22] G2 P7
P3
H1 DQL6 N2
A_DDR3_DQ[23] H7
P8
DQL7 P2
L8 B1 R8
VSSQ_1 R2
T8
B2 A_DDR3_DQ[24] D7 B9 R3
D9
DQU0 VSSQ_2 L7
G7 A_DDR3_DQ[25] C3 D1 R7
K2 N7
K8 DQU1 VSSQ_3
C8 D8 T3
N1 A_DDR3_DQ[26]
N9 DQU2 VSSQ_4 M7
R1
A_DDR3_DQ[27] C2 E2
R9 M2
DQU3 VSSQ_5 N8
A_DDR3_DQ[28] A7 E8
M3
A1 DQU4 VSSQ_6
A8 A2 F9 J7
C1 A_DDR3_DQ[29]
DQU5 VSSQ_7 K7
C9 K9
D2 A_DDR3_DQ[30] B8 G1
E9
DQU6 VSSQ_8 L2
F1 A_DDR3_DQ[31] A3 G9 K1
H2 J3
H9 DQU7 VSSQ_9
K3
L3
J1
J9
T2
L1
L9
T7
F3
G3
A9
C7
B3 B7
E1
G8 E7
J2 D3
J8
M1 E3
M9 F7
P1 F2
P9 F8
T1 H3
T9 H8
G2
H7
B1
B9 D7
D1 C3
D8
C8
E2 C2
E8 A7
F9
A2
G1 B8
G9 A3
URSA_DDR_Hynix
IC2900
AR13101 AR13103 AR13105 AR13107 AR13109 AR13111 AR13113
H5TQ1G63EFR-RDC
100 100 100 100 100 100 100
U_MVREFCA_B1
N3 M8
A0 VREFCA
P7
A1
P3
A2
N2 H1
A3 VREFDQ
P8
A4
P2
A5
R8 L8 R13135 240
A6 ZQ
R2
1%
A7 +1.5V_U_DDR
T8
A8
R3 B2
A9 VDD_1
L7 D9
A10/AP VDD_2
R7 G7
A11 VDD_3
N7 K2
A12/BC VDD_4
T3 K8
NC_7 VDD_5
N1
VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2 R9
BA0 VDD_9
N8
+1.5V_U_DDR
BA1
M3
BA2
A1
N3
VDDQ_1 P7
J7 A8
P3
CK VDDQ_2 N2
P8
K7 C1
P2
CK VDDQ_3 R8
K9 C9 R2
CKE VDDQ_4 T8
D2 R3
L7
VDDQ_5
R7
L2 E9 N7
T3
CS VDDQ_6
K1 F1
M7
ODT VDDQ_7
J3 H2
M2
RAS VDDQ_8 N8
M3
K3 H9
CAS VDDQ_9 J7
L3 K7
WE K9
J1
L2
NC_1
K1
T2 J9 J3
K3
RESET NC_2
L1 L3
NC_3 T2
L9
NC_4
F3
F3 T7
G3
B_DDR3_DQS2 DQSL NC_6 B_DDR3_A[14]
G3 C7
B_DDR3_DQS2B DQSL B7
E7
D3
C7 A9
B_DDR3_DQS3 DQSU VSS_1 E3
B7 B3 F7
F2
B_DDR3_DQS3B DQSU VSS_2
F8
E1 H3
VSS_3 H8
E7 G8 G2
H7
B_DDR3_DM2 DML VSS_4
D3 J2
D7
B_DDR3_DM3 DMU VSS_5 C3
C8
J8
B_DDR3_DQ[16-31] VSS_6 C2
A7
B_DDR3_DQ[16] E3 M1 A2
DQL0 VSS_7 B8
B_DDR3_DQ[17] F7 M9 A3
DQL1 VSS_8
B_DDR3_DQ[18] F2 P1
DQL2
VSS_9
B_DDR3_DQ[19] F8 P9
DQL3 VSS_10
B_DDR3_DQ[20] H3 T1
DQL4 VSS_11
B_DDR3_DQ[21] H8 T9
DQL5 VSS_12
B_DDR3_DQ[22] G2
M8 N3
DQL6 P7
B_DDR3_DQ[23] H7 P3
H1 DQL7 N2
P8
B1 P2
L8 VSSQ_1 R8
B_DDR3_DQ[24] D7 B9 R2
T8
DQU0 VSSQ_2
B2 C3 D1 R3
D9 B_DDR3_DQ[25] L7
G7 DQU1 VSSQ_3 R7
K2 B_DDR3_DQ[26] C8 D8 N7
K8 T3
N1 DQU2 VSSQ_4
B_DDR3_DQ[27] C2 E2
N9 M7
R1 DQU3 VSSQ_5
R9 A7 E8 M2
B_DDR3_DQ[28]
DQU4 VSSQ_6 N8
M3
A1 B_DDR3_DQ[29] A2 F9
A8 DQU5 VSSQ_7 J7
C1 B_DDR3_DQ[30] B8 G1 K7
K9
C9 DQU6 VSSQ_8
D2 A3 G9
E9 B_DDR3_DQ[31] L2
DQU7 VSSQ_9
F1 K1
H2 J3
H9 K3
L3
J1
J9 T2
L1
L9
T7 F3
G3
A9 C7
B3 B7
E1
G8 E7
J2 D3
J8
M1 E3
M9 F7
P1 F2
P9 F8
T1 H3
T9 H8
G2
H7
B1
B9 D7
D1 C3
D8 C8
E2 C2
E8 A7
F9 A2
G1 B8
G9 A3
BSD-14Y-UD-131-HD
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
URSA7_DDR
LGE Internal Use Only
URSA_DDR_Samsung
IC2700-*2
K4B1G1646G-BCMA
M8
A0 VREFCA
A1
A2
H1
A3 VREFDQ
A4
A5
L8
A6 ZQ
A7
A8
B2
A9 VDD_1 D9
A10/AP VDD_2
A11 VDD_3 G7
K2
A12/BC VDD_4 K8
A13 VDD_5
VDD_6 N1
N9
NC_5 VDD_7 R1
VDD_8
BA0 VDD_9 R9
BA1
BA2
VDDQ_1 A1
A8
CK VDDQ_2 C1
CK VDDQ_3
C9
CKE VDDQ_4 D2
VDDQ_5 E9
CS VDDQ_6
F1
ODT VDDQ_7 H2
RAS VDDQ_8 H9
CAS VDDQ_9
WE J1
NC_1 J9
RESET NC_2
L1
NC_3 L9
NC_4 T7
DQSL NC_6
DQSL
A9
DQSU VSS_1
B3
DQSU VSS_2 E1
VSS_3 G8
DML VSS_4
J2
DMU VSS_5 J8
VSS_6
DQL0 VSS_7 M1
M9
DQL1 VSS_8 P1
DQL2 VSS_9
DQL3 VSS_10 P9
T1
DQL4 VSS_11 T9
DQL5 VSS_12
DQL6
DQL7 B1
VSSQ_1
DQU0 VSSQ_2 B9
D1
DQU1 VSSQ_3 D8
DQU2 VSSQ_4
DQU3 VSSQ_5 E2
E8
DQU4 VSSQ_6 F9
DQU5 VSSQ_7
DQU6 VSSQ_8 G1
G9
DQU7 VSSQ_9
URSA_DDR_Nanya
IC2700-*1
NT5CB64M16FP-EK
M8
A0 VREFCA
A1
A2 H1
A3 VREFDQ
A4
A5 L8
A6 ZQ
A7
A8 B2
A9 VDD_1
A10/AP VDD_2 D9
G7
A11 VDD_3 K2
A12/BC VDD_4
NC_6 VDD_5 K8
N1
VDD_6 N9
NC_5 VDD_7
VDD_8 R1
R9
BA0 VDD_9
BA1
BA2
A1
VDDQ_1 A8
CK VDDQ_2
CK VDDQ_3 C1
C9
CKE VDDQ_4 D2
VDDQ_5
CS VDDQ_6 E9
F1
ODT VDDQ_7 H2
RAS VDDQ_8
CAS VDDQ_9 H9
WE J1
NC_1
J9
RESET NC_2 L1
NC_3 L9
NC_4
T7
DQSL NC_7
DQSL
A9
DQSU VSS_1 B3
DQSU VSS_2 E1
VSS_3
G8
DML VSS_4 J2
DMU VSS_5 J8
VSS_6
M1
DQL0 VSS_7 M9
DQL1 VSS_8 P1
DQL2 VSS_9
P9
DQL3 VSS_10 T1
DQL4 VSS_11 T9
DQL5 VSS_12
DQL6
DQL7
VSSQ_1 B1
B9
DQU0 VSSQ_2 D1
DQU1 VSSQ_3
DQU2 VSSQ_4 D8
E2
DQU3 VSSQ_5 E8
DQU4 VSSQ_6
DQU5 VSSQ_7 F9
G1
DQU6 VSSQ_8 G9
DQU7 VSSQ_9
URSA_DDR_Samsung
IC2900-*2
K4B1G1646G-BCMA
M8
A0 VREFCA
A1
A2
H1
A3 VREFDQ
A4
A5
L8
A6 ZQ
A7
A8
B2
A9 VDD_1 D9
A10/AP VDD_2
A11 VDD_3 G7
K2
A12/BC VDD_4 K8
A13 VDD_5
VDD_6 N1
N9
NC_5 VDD_7 R1
VDD_8
BA0 R9
VDD_9
BA1
BA2
A1
VDDQ_1 A8
CK VDDQ_2 C1
CK VDDQ_3
C9
CKE VDDQ_4 D2
VDDQ_5 E9
CS VDDQ_6
F1
ODT VDDQ_7 H2
RAS VDDQ_8 H9
CAS VDDQ_9
WE J1
NC_1 J9
RESET NC_2
L1
NC_3 L9
NC_4 T7
DQSL NC_6
DQSL
A9
DQSU VSS_1
B3
DQSU VSS_2 E1
VSS_3
DML VSS_4 G8
J2
DMU VSS_5 J8
VSS_6
DQL0 VSS_7 M1
M9
DQL1 VSS_8 P1
DQL2 VSS_9
DQL3 VSS_10 P9
T1
DQL4 VSS_11 T9
DQL5 VSS_12
DQL6
DQL7 B1
VSSQ_1
DQU0 VSSQ_2 B9
D1
DQU1 VSSQ_3 D8
DQU2 VSSQ_4
DQU3 VSSQ_5 E2
E8
DQU4 VSSQ_6 F9
DQU5 VSSQ_7
DQU6 VSSQ_8 G1
G9
DQU7 VSSQ_9
URSA_DDR_Nanya
IC2900-*1
NT5CB64M16FP-EK
A0 VREFCA M8
A1
A2
H1
A3 VREFDQ
A4
A5
L8
A6 ZQ
A7
A8
B2
A9 VDD_1 D9
A10/AP VDD_2 G7
A11 VDD_3
K2
A12/BC VDD_4 K8
NC_6 VDD_5 N1
VDD_6
N9
NC_5 VDD_7 R1
VDD_8 R9
BA0 VDD_9
BA1
BA2 A1
VDDQ_1
A8
CK VDDQ_2 C1
CK VDDQ_3
CKE VDDQ_4 C9
D2
VDDQ_5 E9
CS VDDQ_6
ODT VDDQ_7 F1
H2
RAS VDDQ_8 H9
CAS VDDQ_9
WE
J1
NC_1 J9
RESET NC_2
NC_3 L1
L9
NC_4 T7
DQSL NC_7
DQSL
A9
DQSU VSS_1
DQSU VSS_2 B3
E1
VSS_3 G8
DML VSS_4
DMU VSS_5 J2
J8
VSS_6 M1
DQL0 VSS_7
DQL1 VSS_8 M9
P1
DQL2 VSS_9 P9
DQL3 VSS_10
DQL4 VSS_11 T1
T9
DQL5 VSS_12
DQL6
DQL7
B1
VSSQ_1 B9
DQU0 VSSQ_2
DQU1 VSSQ_3 D1
D8
DQU2 VSSQ_4 E2
DQU3 VSSQ_5
DQU4 VSSQ_6 E8
F9
DQU5 VSSQ_7 G1
DQU6 VSSQ_8
DQU7 VSSQ_9 G9
2013.12.17