LG 32LK450 Service Manual page 32

VCC_1.5V_DDR
VCC_1.5V_DDR
A-MVREFDQ
A-MVREFCA
CLose to Saturn7M IC
CLose to DDR3
EAN61828901
IC1201
H5TQ1G63DFR-H9C
DDR_1333_HYNIX
M8 N3
A-MVREFCA A-MA0
VREFCA A0
P7
A1 A-MA1
P3
A-MA2
A2
H1 N2
A-MVREFDQ VREFDQ A3 A-MA3
P8
A-MA4
A4
P2
R1203 A5 A-MA5
L8 R8
ZQ A6 A-MA6
R2
240
A7 A-MA7
1% T8
A8 A-MA8
B2 R3
VDD_1 A9 A-MA9
D9 L7
VDD_2 A10/AP A-MA10
G7 R7
A-MA11
VDD_3 A11
K2 N7
VDD_4 A12/BC A-MA12
K8 T3
A-MA13
VDD_5 A13
N1
VDD_6
N9 M7
VDD_7 NC_5
R1
VDD_8
R9 M2
VCC_1.5V_DDR
A-MBA0
VDD_9 BA0
N8
BA1 A-MBA1
M3
BA2 A-MBA2
A1
C1209
VDDQ_1
A8 J7
VDDQ_2 CK
0.01uF
C1 K7
25V
VDDQ_3 CK
C9 K9
VDDQ_4 CKE A-MCKE
D2
VDDQ_5
E9 L2
VDDQ_6 CS
F1 K1
A-MODT
VDDQ_7 ODT
H2 J3
VDDQ_8 RAS A-MRASB
VCC_1.5V_DDR
H9 K3
A-MCASB
VDDQ_9 CAS
L3
R1231
WE A-MWEB
10K
J1
NC_1
J9 T2
NC_2 RESET A-MRESETB
L1
NC_3
L9
NC_4
T7 F3
NC_6 DQSL A-MDQSL
G3
DQSL A-MDQSLB
A9 C7
A-MDQSU
VSS_1 DQSU
B3 B7
VSS_2 DQSU A-MDQSUB
E1
VSS_3
G8 E7
VSS_4 DML A-MDML
J2 D3
A-MDMU
VSS_5 DMU
J8
VSS_6
M1 E3
A-MDQL0
VSS_7 DQL0
M9 F7
VSS_8 DQL1 A-MDQL1
P1 F2
A-MDQL2
VSS_9 DQL2
P9 F8
VSS_10 DQL3 A-MDQL3
T1 H3
VSS_11 DQL4 A-MDQL4
T9 H8
VSS_12 DQL5 A-MDQL5
G2
DQL6 A-MDQL6
H7
A-MDQL7
DQL7
B1
VSSQ_1
B9 D7
A-MDQU0
VSSQ_2 DQU0
D1 C3
VSSQ_3 DQU1 A-MDQU1
D8 C8
A-MDQU2
VSSQ_4 DQU2
E2 C2
VSSQ_5 DQU3 A-MDQU3
E8 A7
A-MDQU4
VSSQ_6 DQU4
F9 A2
VSSQ_7 DQU5 A-MDQU5
G1 B8
A-MDQU6
VSSQ_8 DQU6
G9 A3
VSSQ_9 DQU7 A-MDQU7
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
VCC_1.5V_DDR
DDR3 1.5V By CAP - Place these Caps near Memory
Close to DDR Power Pin
+1.5V_DDR
L1201
R1213
A-MA0 A-TMA0
1%
56
R1214
A-MA2 A-TMA2
1%
56
AR1208
A-MA11 A-TMA11
A-TMA1
A-MA1
A-MA8 A-TMA8
A-MA6 A-TMA6
S7M-PLUS_DivX_MS10
56
AR1203
A-MBA0 A-TMBA0 LGE107DC-RP [S7M+ DIVX/MS10]
A-MA3 A-TMA3
A-MA5 A-TMA5
A-MA7 A-TMA7
B8
56 A-TMA0 A_DDR3_A0/DDR2_A13
B9
AR1204
A-TMA1
A_DDR3_A1/DDR2_A8
A8
A-MA4 A-TMA4
A-TMA2 A_DDR3_A2/DDR2_A9
C21
A-MA12 A-TMA12 A-TMA3
A_DDR3_A3/DDR2_A1
B10
A-MBA1 A-TMBA1
A-TMA4 A_DDR3_A4/DDR2_A2
A22
A-MA10 A-TMA10 A-TMA5
A_DDR3_A5/DDR2_A10
A10
56
A-TMA6 A_DDR3_A6/DDR2_A4
B22
AR1201 A-TMA7
A_DDR3_A7/DDR2_A3
C9
A-MRESETB A-TMRESETB A-TMA8 A_DDR3_A8/DDR2_A6
C23
A-MBA2 A-TMBA2 A-TMA9
A_DDR3_A9/DDR2_A12
B11
A-MA13 A-TMA13 A-TMA10 A_DDR3_A10/DDR2_RASZ
A9
A-MA9 A-TMA9 A-TMA11 A_DDR3_A11/DDR2_A11
A-MCK C10
56
A-TMA12 A_DDR3_A12/DDR2_A0
B23
R1206 A-TMA13 A_DDR3_A13/DDR2_A7
A-MCK A-TMCK
22
R1207
A-MCKB A-TMCKB
22 B21
A-TMBA0 A_DDR3_BA0/DDR2_BA2
AR1202 A11
A-TMBA1
A_DDR3_BA1/DDR2_CASZ
A-MCKB A-MRASB A-TMRASB A23
A-TMBA2 A_DDR3_BA2/DDR2_A5
A-TMCASB
A-MCASB
A-MODT A-TMODT A12
A-TMCK A_DDR3_MCLK/DDR2_MCLK
A-TMWEB C11
A-MWEB
A-TMCKB
A_DDR3_MCLKZ/DDR2_MCLKZ
B12
56
A-TMCKE A_DDR3_CKE/DDR2_DQ5
R1208
A-MDQSL A-TMDQSL
22
C20
R1209
A-TMODT A_DDR3_ODT/DDR2_ODT
A-MDQSLB A-TMDQSLB A20
22 A-TMRASB A_DDR3_RASZ/DDR2_WEZ
B20
A-TMCASB A_DDR3_CASZ/DDR2_BA1
R1211
A21
A-MDQSU A-TMDQSU A-TMWEB
A_DDR3_WEZ/DDR2_BA0
22
R1212
C22
A-MDQSUB A-TMDQSUB A-TMRESETB
A_DDR3_RESETB
22
AR1209
C16
A-MDQL1 A-TMDQL1
A-TMDQSL A_DDR3_DQSL/DDR2_DQS0
B16
A-MDQL3 A-TMDQL3 A-TMDQSLB
A_DDR3_DQSLB/DDR2_DQSB0
A-MDML A-TMDML
A16
A-TMDQU2
A-MDQU2 A-TMDQSU A_DDR3_DQSU/DDR2_DQSB1
C15
22
A-TMDQSUB A_DDR3_DQSUB/DDR2_DQS1
AR1210
A14
A-MCKE A-TMCKE
A-TMDML A_DDR3_DML//DDR2_DQ13
B18
A-MDQL7 A-TMDQL7
A-TMDMU A_DDR3_DMU/DDR2_DQ6
A-MDQL5 A-TMDQL5
C18
A-TMDQL0 A_DDR3_DQL0/DDR2_DQ3
B13
22
A-TMDQL1
A_DDR3_DQL1/DDR2_DQ7
A19
AR1205
A-TMDQL2 A_DDR3_DQL2/DDR2_DQ1
C13
A-MDQL0 A-TMDQL0 A-TMDQL3
A_DDR3_DQL3/DDR2_DQ10
C19
A-MDQL2 A-TMDQL2
A-TMDQL4 A_DDR3_DQL4/DDR2_DQ4
A13
A-MDQL6 A-TMDQL6 A-TMDQL5
A_DDR3_DQL5/DDR2_DQ0
B19
A-MDQL4 A-TMDQL4
A-TMDQL6 A_DDR3_DQL6/DDR2_CKE
C12
22 A-TMDQL7 A_DDR3_DQL7/DDR2_DQ2
AR1206
A15
A-TMDQU7
A-MDQU7 A-TMDQU0 A_DDR3_DQU0/DDR2_DQ15
A17
A-MDQU3 A-TMDQU3
A-TMDQU1 A_DDR3_DQU1/DDR2_DQ9
B14
A-MDQU5 A-TMDQU5
A-TMDQU2 A_DDR3_DQU2/DDR2_DQ8
C17
A-MDMU A-TMDMU A-TMDQU3
A_DDR3_DQU3/DDR2_DQ11
B15
22
A-TMDQU4 A_DDR3_DQU4/DDR2_DQM1
A18
AR1207
A-TMDQU5
A_DDR3_DQU5/DDR2_DQ12
C14
A-MDQU6 A-TMDQU6
A-TMDQU6 A_DDR3_DQU6/DDR2_DQM0
B17
A-MDQU0 A-TMDQU0
A-TMDQU7
A_DDR3_DQU7/DDR2_DQ14
A-MDQU4 A-TMDQU4
22
R1210
A-MDQU1 A-TMDQU1
22
R1233 10K
A-MCKE
DDR3 1.5V By CAP - Place these Caps near Memory
VCC_1.5V_DDR
R1215
B-TMA0 B-MA0
1%
56
C1225 C1226
R1216
10uF
0.1uF
B-MA2
10V B-TMA2 1%
16V
56
AR1211
B-TMA11
B-TMA1
B-TMA8
B-TMA6
56
AR1214
B-TMBA0
B-TMA3
IC101
B-TMA5
B-TMA7
56
AR1215
B-TMA4
A25
B_DDR3_A0/DDR2_A13 B-TMA0
B-TMA12
B24
B-TMA1
B_DDR3_A1/DDR2_A8 B-TMBA1
A24
B_DDR3_A2/DDR2_A9 B-TMA2
B-TMA10
P25
B-TMA3
B_DDR3_A3/DDR2_A1 56
C24
B_DDR3_A4/DDR2_A2 B-TMA4
AR1219
P26
B-TMA5
B_DDR3_A5/DDR2_A10
B-TMRESETB
B26
B_DDR3_A6/DDR2_A4 B-TMA6
B-TMBA2
R24
B-TMA7
B_DDR3_A7/DDR2_A3
B25 B-TMA13
B_DDR3_A8/DDR2_A6 B-TMA8
B-TMA9
T26
B-TMA9
B_DDR3_A9/DDR2_A12 56
D24
B_DDR3_A10/DDR2_RASZ B-TMA10
R1222
A26
B_DDR3_A11/DDR2_A11 B-TMA11
B-TMCK
C25
22
B_DDR3_A12/DDR2_A0 B-TMA12
T25 R1223
B_DDR3_A13/DDR2_A7 B-TMA13
B-TMCKB
22
AR1220
B-TMRASB
P24
B_DDR3_BA0/DDR2_BA2 B-TMBA0 B-TMCASB
C26
B-TMBA1 B-TMODT
B_DDR3_BA1/DDR2_CASZ
R26
B_DDR3_BA2/DDR2_A5 B-TMBA2 B-TMWEB
56
D26
B_DDR3_MCLK/DDR2_MCLK B-TMCK R1219
D25
B-TMDQSL B-MDQSL
B-TMCKB
B_DDR3_MCLKZ/DDR2_MCLKZ
E24 22
B_DDR3_CKE/DDR2_DQ5 B-TMCKE R1220
B-TMDQSLB
B-MDQSLB
22
N25 R1217
B_DDR3_ODT/DDR2_ODT B-TMODT
B-TMDQSU B-MDQSU
M26
22
B_DDR3_RASZ/DDR2_WEZ B-TMRASB
N24 R1218
B_DDR3_CASZ/DDR2_BA1 B-TMCASB
N26 B-TMDQSUB B-MDQSUB
B-TMWEB 22
B_DDR3_WEZ/DDR2_BA0
AR1212
R25
B-TMRESETB
B_DDR3_RESETB B-TMDQL1
B-TMDQL3
B-TMDML
J25
B_DDR3_DQSL/DDR2_DQS0 B-TMDQSL
B-TMDQU2
J24
B-TMDQSLB
B_DDR3_DQSLB/DDR2_DQSB0 22
AR1213
H26
B_DDR3_DQSU/DDR2_DQSB1 B-TMDQSU
B-TMCKE
H25
B_DDR3_DQSUB/DDR2_DQS1 B-TMDQSUB
B-TMDQL7
B-TMDQL5
F26
B_DDR3_DML/DDR2_DQ13 B-TMDML
L24
B_DDR3_DMU/DDR2_DQ6 B-TMDMU
22
AR1216
L25
B_DDR3_DQL0/DDR2_DQ3 B-TMDQL0
B-TMDQL0
F24
B-TMDQL1
B_DDR3_DQL1/DDR2_DQ7 B-TMDQL2
L26
B_DDR3_DQL2/DDR2_DQ1 B-TMDQL2
B-TMDQL6
F25
B-TMDQL3
B_DDR3_DQL3/DDR2_DQ10 B-TMDQL4
M25
B_DDR3_DQL4/DDR2_DQ4 B-TMDQL4
22
E26
B-TMDQL5
B_DDR3_DQL5/DDR2_DQ0 AR1217
M24
B_DDR3_DQL6/DDR2_CKE B-TMDQL6
B-TMDQU7
E25
B_DDR3_DQL7/DDR2_DQ2 B-TMDQL7
B-TMDQU3
B-TMDQU5
G26
B_DDR3_DQU0/DDR2_DQ15 B-TMDQU0
B-TMDMU
J26
B_DDR3_DQU1/DDR2_DQ9 B-TMDQU1 22
G24
B_DDR3_DQU2/DDR2_DQ8 B-TMDQU2
AR1218
K25
B-TMDQU3
B_DDR3_DQU3/DDR2_DQ11 B-TMDQU6
H24
B_DDR3_DQU4/DDR2_DQM1 B-TMDQU4 B-TMDQU0
K26
B-TMDQU5
B_DDR3_DQU5/DDR2_DQ12 B-TMDQU4
G25
B_DDR3_DQU6/DDR2_DQM0 B-TMDQU6
K24
B-TMDQU7 22
B_DDR3_DQU7/DDR2_DQ14
R1221
B-TMDQU1 B-MDQU1
22
10K R1234
VCC_1.5V_DDR
B-MVREFCA
Close to DDR Power Pin
CLose to Saturn7M IC
EAN61828901
IC1202
B-MA11
H5TQ1G63DFR-H9C
B-MA1
B-MA8
DDR_1333_HYNIX
B-MA6
N3 M8
B-MA0 B-MVREFCA
A0 VREFCA
P7
B-MA1 A1
P3
B-MBA0
B-MA2 A2
N2 H1
B-MA3
B-MA3 A3 VREFDQ B-MVREFDQ
P8
B-MA5
B-MA4 A4
P2
B-MA7
B-MA5 A5 R1226
R8 L8
B-MA6 A6 ZQ
R2
240
B-MA7
A7
B-MA4 T8
B-MA8 A8
B-MA12 R3 B2
B-MA9
A9 VDD_1
B-MBA1 L7 D9
B-MA10 A10/AP VDD_2
B-MA10 R7 G7
B-MA11
A11 VDD_3
N7 K2
B-MA12 A12/BC VDD_4
T3 K8
B-MA13
A13 VDD_5
N1
B-MRESETB
VDD_6
B-MBA2 M7 N9
NC_5 VDD_7
R1
B-MA13
VDD_8
B-MA9 M2 R9
B-MBA0 BA0 VDD_9
B-MCK
N8
B-MBA1 BA1
M3
B-MBA2 BA2
B-MCK C1240 A1
VDDQ_1
J7 A8
0.01uF CK VDDQ_2
25V K7 C1
B-MCKB
CK VDDQ_3
K9 C9
B-MCKE CKE VDDQ_4
B-MCKB D2
B-MRASB VDDQ_5
L2 E9
CS VDDQ_6
B-MCASB
K1 F1
B-MODT
B-MODT ODT VDDQ_7
J3 H2
VCC_1.5V_DDR B-MRASB RAS VDDQ_8
B-MWEB
K3 H9
B-MCASB CAS VDDQ_9
L3
R1232
B-MWEB WE
10K
J1
NC_1
T2 J9
B-MRESETB RESET NC_2
L1
NC_3
L9
NC_4
F3 T7
B-MDQSL DQSL NC_6
G3
B-MDQSLB
DQSL
C7 A9
B-MDQSU
DQSU VSS_1
B7 B3
B-MDQSUB DQSU VSS_2
E1
VSS_3
B-MDQL1 E7 G8
B-MDML DML VSS_4
B-MDQL3 D3 J2
B-MDMU
DMU VSS_5
B-MDML J8
VSS_6
B-MDQU2 E3 M1
B-MDQL0 DQL0 VSS_7
F7 M9
B-MDQL1 DQL1 VSS_8
F2 P1
B-MDQL2 DQL2 VSS_9
B-MCKE F8 P9
B-MDQL3
DQL3 VSS_10
B-MDQL7 H3 T1
B-MDQL4 DQL4 VSS_11
B-MDQL5 H8 T9
B-MDQL5
DQL5 VSS_12
G2
B-MDQL6 DQL6
H7
B-MDQL7
DQL7
B1
VSSQ_1
B-MDQL0 D7 B9
B-MDQU0
DQU0 VSSQ_2
B-MDQL2 C3 D1
B-MDQU1 DQU1 VSSQ_3
B-MDQL6 C8 D8
B-MDQU2
DQU2 VSSQ_4
B-MDQL4 C2 E2
B-MDQU3 DQU3 VSSQ_5
A7 E8
B-MDQU4 DQU4 VSSQ_6
A2 F9
B-MDQU5 DQU5 VSSQ_7
B-MDQU7 B8 G1
B-MDQU6 DQU6 VSSQ_8
B-MDQU3 A3 G9
B-MDQU7 DQU7 VSSQ_9
B-MDQU5
B-MDMU
B-MDQU6
B-MDQU0
B-MDQU4
B-MCKE
DDR_256
VCC_1.5V_DDR
VCC_1.5V_DDR
B-MVREFDQ
CLose to DDR3
IC1201-*1 IC1202-*1
K4B1G1646G-BCH9 K4B1G1646G-BCH9
DDR_1333_SS_NEW DDR_1333_SS_NEW
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
A5 A5
R8 L8 R8 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12/BC VDD_4 A12/BC VDD_4
T3 K8 T3 K8
A13 VDD_5 A13 VDD_5
N1 N1
VDD_6 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
BA1 BA1
M3 M3
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 RESET NC_2
L1 L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3 T7
DQSL NC_6 DQSL NC_6
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
1%
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
VCC_1.5V_DDR
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
IC1201-*2 IC1202-*2
NT5CB64M16DP-CF NT5CB64M16DP-CF
DDR_1333_NANYA_NEW DDR_1333_NANYA_NEW
N3 M8 N3 M8
A0 EAN61857201 VREFCA A0 EAN61857201 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
A5 A5
R8 L8 R8 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12 VDD_4 A12 VDD_4
T3 K8 T3 K8
NC_6 VDD_5 NC_6 VDD_5
N1 N1
VDD_6 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
BA1 BA1
M3 M3
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
RESET NC_2 RESET NC_2
L1 L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3 T7
DQSL NC_7 DQSL NC_7
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
GP2R 20101023
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