LG 49UH6500 Service Manual page 39

IC101
VREF_M1_0
LGE1312(M16)
VREF_M1_1
B1
M1_DDR_VREF_0
AB1
M1_DDR_VREF_1
M5
M1_DDR_A0
M1_DDR_A0
T5
M1_DDR_A1 M1_DDR_A1
K5
M1_DDR_A2 M1_DDR_A2
H5
M1_DDR_A3 M1_DDR_A3
V4
M1_DDR_A4 M1_DDR_A4
J4
M1_DDR_A5
M1_DDR_A5
V5
M1_DDR_A6 M1_DDR_A6
J5
M1_DDR_A7
M1_DDR_A7
U4
M1_DDR_A8 M1_DDR_A8
L5
M1_DDR_A9
M1_DDR_A9
W4
M1_DDR_A10 M1_DDR_A10
T4
M1_DDR_A11
M1_DDR_A11
R4
M1_DDR_A12 M1_DDR_A12
L4
M1_DDR_A13
M1_DDR_A13
U5
M1_DDR_A14 M1_DDR_A14
G5
M1_DDR_A15/M1_DDR_CS1
H4
M1_DDR_BA0 M1_DDR_BA0
W5
M1_DDR_BA1
M1_DDR_BA1
M4
M1_DDR_BA2 M1_DDR_BA2
U3
M1_DDR_U_CLKP M1_U_CLK
U2
M1_U_CLKN
M1_DDR_U_CLKN
H3
M1_DDR_D_CLKP M1_D_CLK
H2
M1_D_CLKN
M1_DDR_D_CLKN
R5
M1_DDR_CKE M1_DDR_CKE
F5
M1_DDR_ODT M1_DDR_ODT
F4
M1_DDR_RASN M1_DDR_RASN
G4
M1_DDR_CASN M1_DDR_CASN
P4
M1_DDR_WEN M1_DDR_WEN
K4
M1_DDR_RESET_N M1_DDR_RESET_N
G2
M1_DDR_DQS0 M1_DDR_DQS0
G3
M1_DDR_DQS_N0
M1_DDR_DQS_N0
J2
M1_DDR_DQS1 M1_DDR_DQS1
J1
M1_DDR_DQS_N1
M1_DDR_DQS_N1
T2
M1_DDR_DQS2 M1_DDR_DQS2
T3
M1_DDR_DQS_N2
M1_DDR_DQS_N2
V2
M1_DDR_DQS3 M1_DDR_DQS3
V1
M1_DDR_DQS_N3 M1_DDR_DQS_N3
K1
M1_DDR_DM0 M1_DDR_DM0
G1
M1_DDR_DM1
M1_DDR_DM1
W1
M1_DDR_DM2 M1_DDR_DM2
T1
M1_DDR_DM3
M1_DDR_DM3
E2
M1_DDR_DQ0
M1_DDR_DQ0
M2
M1_DDR_DQ1 M1_DDR_DQ1
D3
M1_DDR_DQ2
M1_DDR_DQ2
L3
M1_DDR_DQ3
M1_DDR_DQ3
D1
M1_DDR_DQ4 M1_DDR_DQ4
M1
M1_DDR_DQ5
M1_DDR_DQ5
D2
M1_DDR_DQ6 M1_DDR_DQ6
M3
M1_DDR_DQ7
M1_DDR_DQ7
L2
M1_DDR_DQ8 M1_DDR_DQ8
F2
M1_DDR_DQ9
M1_DDR_DQ9
K3
M1_DDR_DQ10 M1_DDR_DQ10
E3
M1_DDR_DQ11
M1_DDR_DQ11
J3
M1_DDR_DQ12 M1_DDR_DQ12
F1
M1_DDR_DQ13
M1_DDR_DQ13
K2
M1_DDR_DQ14 M1_DDR_DQ14
F3
M1_DDR_DQ15
M1_DDR_DQ15
P2
M1_DDR_DQ16 M1_DDR_DQ16
Y3
M1_DDR_DQ17 M1_DDR_DQ17
N3
M1_DDR_DQ18
M1_DDR_DQ18
AA2
M1_DDR_DQ19 M1_DDR_DQ19
N1
M1_DDR_DQ20
M1_DDR_DQ20
AA1
M1_DDR_DQ21 M1_DDR_DQ21
N2
M1_DDR_DQ22
M1_DDR_DQ22
AA3
M1_DDR_DQ23 M1_DDR_DQ23
Y2
M1_DDR_DQ24
M1_DDR_DQ24
R2
M1_DDR_DQ25 M1_DDR_DQ25
W3
M1_DDR_DQ26
M1_DDR_DQ26
P3
M1_DDR_DQ27 M1_DDR_DQ27
V3
M1_DDR_DQ28
M1_DDR_DQ28
R1
M1_DDR_DQ29
M1_DDR_DQ29
W2
M1_DDR_DQ30 M1_DDR_DQ30
R3
M1_DDR_DQ31
M1_DDR_DQ31
C1 R501 240
M1_DDR_ZQCAL
1%
P5
M1_DDR_CS0
M1_DDR_CS0
Y4
DDR_RET
M1_RET
Add CS signal for 2T Mode &
RET signal for Instant On
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
Copyright 2016 LG Electronics Inc. All rights reserved.
Only for training and service purposes
+1.5V_DDR +1.5V_DDR
VREF_M1_0 VREF_M1_1
R508 R515
1K
1K
1% 1%
R509 R516
1K 1K
1% 1%
+1.5V_DDR
M1_DDR_RESET_N
M1_D_CLK M1_U_CLK
R503
R510
100
100
M1_D_CLKN M1_U_CLKN
+1.5V_DDR +1.5V_DDR
M1_0_VREFCA M1_1_VREFCA
R511
R504 2K
2K 1%
1%
R512
R505
2K
2K
1%
1%
+1.5V_DDR +1.5V_DDR
M1_1_VREFDQ
M1_0_VREFDQ
R513
R506
2K
2K
1%
1%
R514
R507
2K
2K
1%
1%
M1_0_VREFCA
EAN64028101
IC501
M1_0_VREFDQ
H5TQ4G63CFR-TEC
+1.5V_DDR
DDR3
N3 M8
M1_DDR_A0 A0 VREFCA
P7 4Gbit
M1_DDR_A1
A1
P3
M1_DDR_A2 A2
N2 H1
M1_DDR_A3
A3 VREFDQ
P8
M1_DDR_A4 A4
P2
M1_DDR_A5
A5
R8 L8
R518 240
M1_DDR_A6 A6 ZQ
R2
M1_DDR_A7 A7
T8
M1_DDR_A8 A8
R3 B2
M1_DDR_A9 A9 VDD_1
L7 D9
M1_DDR_A10 A10/AP VDD_2
R7 G7
M1_DDR_A11 A11 VDD_3
N7 K2
M1_DDR_A12
A12/BC VDD_4
T3 K8
M1_DDR_A13 A13 VDD_5
T7 N1
M1_DDR_A14
A14 VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2
R9
M1_DDR_BA0 BA0 VDD_9
N8
M1_DDR_BA1
BA1
M3
M1_DDR_BA2 BA2
A1
VDDQ_1
J7 A8
M1_D_CLK CK VDDQ_2
K7 C1
M1_D_CLKN CK VDDQ_3
K9 C9
M1_DDR_CKE
CKE VDDQ_4
D2
VDDQ_5
L2 E9
M1_DDR_CS0
CS VDDQ_6
K1 F1
M1_DDR_ODT ODT VDDQ_7
J3 H2 C524 0.1uF
M1_DDR_RASN
RAS VDDQ_8
K3 H9
M1_DDR_CASN CAS VDDQ_9
C525 0.1uF
L3
M1_DDR_WEN
WE
J1
NC_1
T2 J9
RESET NC_2
L1
NC_3
L9
NC_4
F3
M1_DDR_DQS0 DQSL
G3
M1_DDR_DQS_N0 DQSL
C7 A9
M1_DDR_DQS1 DQSU VSS_1
B7 B3
M1_DDR_DQS_N1
DQSU VSS_2
E1
VSS_3
E7 G8
M1_DDR_DM0
DML VSS_4
D3 J2
M1_DDR_DM1 DMU VSS_5
J8
VSS_6
E3 M1
M1_DDR_DQ0 DQL0 VSS_7
F7 M9
M1_DDR_DQ1
DQL1 VSS_8
F2 P1
M1_DDR_DQ2 DQL2 VSS_9
F8 P9
M1_DDR_DQ3 DQL3 VSS_10
H3 T1
M1_DDR_DQ4 DQL4 VSS_11
H8 T9
M1_DDR_DQ5 DQL5 VSS_12
G2
M1_DDR_DQ6
DQL6
H7
M1_DDR_DQ7 DQL7
B1
VSSQ_1
D7 B9
M1_DDR_DQ8 DQU0 VSSQ_2
C3 D1
M1_DDR_DQ9
DQU1 VSSQ_3
C8 D8
M1_DDR_DQ10 DQU2 VSSQ_4
C2 E2
M1_DDR_DQ11
DQU3 VSSQ_5
A7 E8
M1_DDR_DQ12 DQU4 VSSQ_6
A2 F9
M1_DDR_DQ13 DQU5
VSSQ_7
B8 G1
M1_DDR_DQ14 DQU6 VSSQ_8
A3 G9
M1_DDR_DQ15 DQU7 VSSQ_9
DDR_512MB_HYNIX_2133
EAN64108201 EAN64086801
IC501-*1 IC501-*2
K4B4G1646E-BCNB H5TQ2G63GFR-TEC
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
R8 A5 L8 R8 A5 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12/BC VDD_4 A12/BC VDD_4
T3 K8 T3 K8
A13 VDD_5 A13 VDD_5
N1 T7 N1
VDD_6 A14 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
M3 BA1 M3 BA1
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
NC_2 NC_2
RESET L1 RESET L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3
DQSL NC_6 DQSL
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
DDR_512MB_SS_2133 DDR_256MB_HYNIX_2133
PAGE 5
M1_1_VREFCA
1_2Gbit : T7(NC_6)
EAN64028101
4Gbit : T7(A14)
IC502
M1_1_VREFDQ
H5TQ4G63CFR-TEC
+1.5V_DDR
DDR3
N3 M8
M1_DDR_A0 A0 VREFCA
P7 4Gbit
M1_DDR_A1
A1
P3
M1_DDR_A2 A2
N2 H1
M1_DDR_A3
A3 VREFDQ
P8
M1_DDR_A4 A4
P2
M1_DDR_A5
A5
R8 L8
R519 240
M1_DDR_A6 A6 ZQ
R2
M1_DDR_A7 A7
T8
M1_DDR_A8 A8
R3 B2
M1_DDR_A9 A9 VDD_1
L7 D9
M1_DDR_A10 A10/AP VDD_2
R7 G7
M1_DDR_A11 A11 VDD_3
N7 K2
M1_DDR_A12
A12/BC VDD_4
T3 K8
M1_DDR_A13 A13 VDD_5
T7 N1
M1_DDR_A14
A14 VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2
R9
M1_DDR_BA0 BA0 VDD_9
N8
M1_DDR_BA1
BA1
M3
M1_DDR_BA2 BA2
A1
VDDQ_1
J7 A8
M1_U_CLK CK VDDQ_2
K7 C1
M1_U_CLKN CK VDDQ_3
K9 C9
M1_DDR_CKE
CKE VDDQ_4
D2
VDDQ_5
L2 E9
M1_DDR_CS0
CS VDDQ_6
K1 F1
M1_DDR_ODT ODT VDDQ_7
J3 H2 0.1uF
C540
M1_DDR_RASN
RAS VDDQ_8
K3 H9
M1_DDR_CASN CAS VDDQ_9
C541 0.1uF
L3
M1_DDR_WEN
WE
J1
NC_1
T2 J9
M1_DDR_RESET_N
RESET NC_2
L1
NC_3
L9
NC_4
F3
M1_DDR_DQS2 DQSL
G3
M1_DDR_DQS_N2 DQSL
C7 A9
M1_DDR_DQS3 DQSU VSS_1
B7 B3
M1_DDR_DQS_N3
DQSU VSS_2
E1
VSS_3
E7 G8
M1_DDR_DM2
DML VSS_4
D3 J2
M1_DDR_DM3 DMU VSS_5
J8
VSS_6
E3 M1
M1_DDR_DQ16 DQL0 VSS_7
F7 M9
M1_DDR_DQ17
DQL1 VSS_8
F2 P1
M1_DDR_DQ18 DQL2 VSS_9
F8 P9
M1_DDR_DQ19 DQL3 VSS_10
H3 T1
M1_DDR_DQ20 DQL4 VSS_11
H8 T9
M1_DDR_DQ21 DQL5 VSS_12
G2
M1_DDR_DQ22
DQL6
H7
M1_DDR_DQ23 DQL7
B1
VSSQ_1
D7 B9
M1_DDR_DQ24 DQU0 VSSQ_2
C3 D1
M1_DDR_DQ25
DQU1 VSSQ_3
C8 D8
M1_DDR_DQ26 DQU2 VSSQ_4
C2 E2
M1_DDR_DQ27
DQU3 VSSQ_5
A7 E8
M1_DDR_DQ28 DQU4 VSSQ_6
A2 F9
M1_DDR_DQ29 DQU5
VSSQ_7
B8 G1
M1_DDR_DQ30 DQU6 VSSQ_8
A3 G9
M1_DDR_DQ31 DQU7 VSSQ_9
DDR_512MB_HYNIX_2133
EAN64108201 EAN64086801
IC502-*1 IC502-*2
K4B4G1646E-BCNB H5TQ2G63GFR-TEC
N3 M8 N3 M8
A0 VREFCA A0 VREFCA
P7 P7
A1 A1
P3 P3
A2 A2
N2 H1 N2 H1
A3 VREFDQ A3 VREFDQ
P8 P8
A4 A4
P2 P2
R8 A5 L8 R8 A5 L8
A6 ZQ A6 ZQ
R2 R2
A7 A7
T8 T8
A8 A8
R3 B2 R3 B2
A9 VDD_1 A9 VDD_1
L7 D9 L7 D9
A10/AP VDD_2 A10/AP VDD_2
R7 G7 R7 G7
A11 VDD_3 A11 VDD_3
N7 K2 N7 K2
A12/BC VDD_4 A12/BC VDD_4
T3 K8 T3 K8
A13 VDD_5 A13 VDD_5
N1 T7 N1
VDD_6 A14 VDD_6
M7 N9 M7 N9
NC_5 VDD_7 NC_5 VDD_7
R1 R1
VDD_8 VDD_8
M2 R9 M2 R9
BA0 VDD_9 BA0 VDD_9
N8 N8
M3 BA1 M3 BA1
BA2 BA2
A1 A1
VDDQ_1 VDDQ_1
J7 A8 J7 A8
CK VDDQ_2 CK VDDQ_2
K7 C1 K7 C1
CK VDDQ_3 CK VDDQ_3
K9 C9 K9 C9
CKE VDDQ_4 CKE VDDQ_4
D2 D2
VDDQ_5 VDDQ_5
L2 E9 L2 E9
CS VDDQ_6 CS VDDQ_6
K1 F1 K1 F1
ODT VDDQ_7 ODT VDDQ_7
J3 H2 J3 H2
RAS VDDQ_8 RAS VDDQ_8
K3 H9 K3 H9
CAS VDDQ_9 CAS VDDQ_9
L3 L3
WE WE
J1 J1
NC_1 NC_1
T2 J9 T2 J9
NC_2 NC_2
RESET L1 RESET L1
NC_3 NC_3
L9 L9
NC_4 NC_4
F3 T7 F3
DQSL NC_6 DQSL
G3 G3
DQSL DQSL
C7 A9 C7 A9
DQSU VSS_1 DQSU VSS_1
B7 B3 B7 B3
DQSU VSS_2 DQSU VSS_2
E1 E1
VSS_3 VSS_3
E7 G8 E7 G8
DML VSS_4 DML VSS_4
D3 J2 D3 J2
DMU VSS_5 DMU VSS_5
J8 J8
VSS_6 VSS_6
E3 M1 E3 M1
DQL0 VSS_7 DQL0 VSS_7
F7 M9 F7 M9
DQL1 VSS_8 DQL1 VSS_8
F2 P1 F2 P1
DQL2 VSS_9 DQL2 VSS_9
F8 P9 F8 P9
DQL3 VSS_10 DQL3 VSS_10
H3 T1 H3 T1
DQL4 VSS_11 DQL4 VSS_11
H8 T9 H8 T9
DQL5 VSS_12 DQL5 VSS_12
G2 G2
DQL6 DQL6
H7 H7
DQL7 DQL7
B1 B1
VSSQ_1 VSSQ_1
D7 B9 D7 B9
DQU0 VSSQ_2 DQU0 VSSQ_2
C3 D1 C3 D1
DQU1 VSSQ_3 DQU1 VSSQ_3
C8 D8 C8 D8
DQU2 VSSQ_4 DQU2 VSSQ_4
C2 E2 C2 E2
DQU3 VSSQ_5 DQU3 VSSQ_5
A7 E8 A7 E8
DQU4 VSSQ_6 DQU4 VSSQ_6
A2 F9 A2 F9
DQU5 VSSQ_7 DQU5 VSSQ_7
B8 G1 B8 G1
DQU6 VSSQ_8 DQU6 VSSQ_8
A3 G9 A3 G9
DQU7 VSSQ_9 DQU7 VSSQ_9
DDR_512MB_SS_2133 DDR_256MB_HYNIX_2133
M16
M16 DDR3-M1
2016.02.09
5 26
LGE Internal Use Only