Motorola DSP56305 User Manual page 6

4.10 JTAG IDENTIFICATION (ID) REGISTER . . . . . . . . . . . . . . . . 4-25
4.11 JTAG BOUNDARY SCAN REGISTER (BSR) . . . . . . . . . . . . . 4-25
SECTION 5
5.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 PROGRAMMING MODEL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.1 Port B Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.2 Port C Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.3 Port D Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.4 Port E Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.5 Triple Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
SECTION 6
6.1 INTRODUCTION TO THE HOST INTERFACE (HI32) . . . . . . . 6-3
6.2 HI32 FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.2.1 Interface - DSP56300 Core Side. . . . . . . . . . . . . . . . . . . . . . 6-4
6.2.2 Interface - Host Side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.2.3 HI32 Features in PCI Mode. . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6.2.4 HI32 Features in Universal Bus Modes. . . . . . . . . . . . . . . . . 6-8
6.3 HI32 RESETS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.4 HI32 BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5 DSP SIDE PROGRAMMING MODEL . . . . . . . . . . . . . . . . . . . 6-11
6.5.1 DSP Control Register (DCTR) . . . . . . . . . . . . . . . . . . . . . . 6-12
6.5.1.1 Host Command Interrupt Enable (HCIE) Bit 0 . . . . . . . . 6-13
6.5.1.2 Slave Transmit Interrupt Enable (STIE) Bit 1 . . . . . . . . . 6-13
6.5.1.3 Slave Receive Interrupt Enable (SRIE) Bit 2 . . . . . . . . . 6-13
6.5.1.4 Host Flags (HF[5:3]) Bits 5-3 . . . . . . . . . . . . . . . . . . . . . 6-13
6.5.1.5 Host Interrupt A (HINT) Bit 6 . . . . . . . . . . . . . . . . . . . . . 6-13
6.5.1.6 Host Data Strobe Mode (HDSM) Bit 13 . . . . . . . . . . . . . 6-14
6.5.1.7 Host Read/Write Polarity (HRWP) Bit 14 . . . . . . . . . . . . 6-14
6.5.1.8 Host Transfer Acknowledge Polarity (HTAP) Bit 15 . . . . 6-15
6.5.1.9 Host DMA Request Polarity (HDRP) Bit 16 . . . . . . . . . . 6-15
6.5.1.10 Host Reset Polarity (HRSP) Bit 17 . . . . . . . . . . . . . . . . . 6-15
6.5.1.11 Host Interrupt Request Handshake Mode(HIRH) Bit 18. 6-16
6.5.1.12 Host Interrupt Request Drive Control (HIRD) Bit 19 . . . . 6-16
6.5.1.13 HI32 Mode (HM2-HM0) Bits 22-20 . . . . . . . . . . . . . . . . . 6-17
iv
GENERAL PURPOSE I/O . . . . . . . . . . . . . . . . . . . . . . 5-1
HOST INTERFACE (HI32) . . . . . . . . . . . . . . . . . . . . . 6-1
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